針對(duì)正弦余弦計(jì)算的CORDIC算法優(yōu)化及其FPGA實(shí)現(xiàn).pdf

1、隨著超大規(guī)模集成電路(Very Large Scale Integrated circuites，VLSI)技術(shù)的飛速發(fā)展，經(jīng)常需要用硬件快速和精確地進(jìn)行三角函數(shù)值的計(jì)算，而坐標(biāo)旋轉(zhuǎn)算法(Coordinate Rotational Digital Computer，CORDIC)能夠?qū)⒍喾N難以用硬件電路直接實(shí)現(xiàn)的復(fù)雜的三角函數(shù)運(yùn)算分解為統(tǒng)一的加減、移位操作，極大地降低了硬件設(shè)計(jì)的復(fù)雜性。本文在基于傳統(tǒng)的CORDIC算法的理論分析和實(shí)驗(yàn)的

2、基礎(chǔ)上，提出了一系列的優(yōu)化措施。理論分析和實(shí)驗(yàn)測(cè)試表明，優(yōu)化后的算法在精度保持不變的情況下，可以提高運(yùn)算速度和降低系統(tǒng)所占用的硬件資源。本文的主要研究成果為：1)通過(guò)對(duì)每次旋轉(zhuǎn)的角度分析，減少了反正切函數(shù)表的容量和流水線的級(jí)數(shù)，降低了系統(tǒng)的資源消耗；2)減少了系統(tǒng)迭代時(shí)對(duì)反正切函數(shù)表的訪問(wèn)次數(shù)，提高了系統(tǒng)的運(yùn)算速度；3)簡(jiǎn)化了校正因子的運(yùn)算；4)利用三角函數(shù)的對(duì)稱性，將輸入角度的范圍擴(kuò)大到一個(gè)完整的周期；5)提出了以現(xiàn)場(chǎng)可編程門陣列(F

3、ield Programmable Gate Array，F(xiàn)PGA)為平臺(tái)的硬件設(shè)計(jì)實(shí)現(xiàn)方案，采用超高速集成電路硬件描述語(yǔ)言(VHSIC Hardware Description Language，VHDL)完成了整個(gè)系統(tǒng)的設(shè)計(jì)，通過(guò)了仿真與適配；詳細(xì)地論述了系統(tǒng)總體框架及內(nèi)部模塊設(shè)計(jì)，重點(diǎn)介紹了優(yōu)化CORDIC算法實(shí)現(xiàn)單元的設(shè)計(jì)，并在系統(tǒng)設(shè)計(jì)中加入了異步串行接口，完善了整個(gè)系統(tǒng)的模塊化。成功地實(shí)現(xiàn)了正弦函數(shù)、余弦函數(shù)的運(yùn)算，仿真結(jié)果表