多速率SerDes發(fā)送模塊芯片設計與驗證.pdf

1、SerDes(Serializer/Deserializer)接口電路作為電子領域最為常見的電路之一，在現(xiàn)代通信中起著關鍵的作用。隨著信號處理復雜度的不斷提高、通信技術的發(fā)展和對更高數(shù)據(jù)傳輸率的需要，高速接口電路的設計和發(fā)展有著前所未有的機遇。隨著IC工藝的不斷推進，特別是進入到了納米(nm)級以后，晶體管反應速度越來越快，也為高速接口芯片的發(fā)展提供了可能。然而，工藝的進步對技術的更新也有了新的要求，更低的工作電壓，更高的速度，都給設計

2、者帶來了新的挑戰(zhàn)。
　　SerDes收發(fā)器電路的設計中有很多的難點，功耗、串擾、速度、波形失真等等都是常見的問題。在設計高速SerDes電路前要充分研究信號完整性與傳輸線路理論，SerDes收發(fā)器由于其高速的原因受傳輸線等非理想因素的影響較其他IC電路更大。采取合理的策略與技術在高速SerDes電路的設計中十分重要。
　　本文設計了一個多速率的SerDes發(fā)送模塊，采用1.2V、3.3V雙電源電壓設計，該模塊可以支持1Gbp

3、s、500Mbps、125Mbps的速率，并且能夠滿足IEEE1394B協(xié)議規(guī)定的發(fā)送信號電平標準。本次設計在充分考慮了高速信號完整性與傳輸線影響的前提下，采用了一種低壓的混合型并串轉換結構。仿真顯示，該結構在1Gbps速率下，串化器功耗僅為4.4mW。通過時序分析，設計采用了逐級衍生的時鐘樹結構來避免時鐘與數(shù)據(jù)間的時序問題。在偏置電路上，本次設計采用了低失配的Magic Battery電流鏡結構。驅動電路方面，設計采用帶共模穩(wěn)定電路的

4、LVDS驅動器，并通過電流模式實現(xiàn)De-emphasis功能。在整個電路的實現(xiàn)中，在考慮速度、功耗的前提下，設計靈活運用傳統(tǒng)CMOS邏輯與CML單元。
　　仿真結果顯示本次設計能夠完成并串轉換功能，在各個速率模式下能夠得到較好的輸出波形。在最快速率的1Gbps模式下，輸出波形眼圖的睜開的幅度有542mV，而抖動(jitter)只有11ps，優(yōu)于IEEE1394B協(xié)議規(guī)定的電平標準。設計采用SMIC0.13μm工藝，發(fā)送模塊的面積為