基于65納米CMOS工藝基準(zhǔn)電壓電流源的設(shè)計(jì).pdf

1、基準(zhǔn)電壓電流源具有溫度和工藝影響小、電源抑制比高等特點(diǎn)，廣泛應(yīng)用于ADC（模數(shù)轉(zhuǎn)換器）、DAC（數(shù)模轉(zhuǎn)換器）、LNA（低噪聲放大器）、VCO（電壓控振蕩器）等電源穩(wěn)恒要求高的模塊中。65納米線寬工藝具有集成度高、單位面積成本低、發(fā)熱量小、功耗低的特點(diǎn)。CMOS工藝是現(xiàn)代主流集成電路制造工藝，并且已有的BI-CMOS已經(jīng)完全兼容雙極型工藝，并且CMOS工藝兼容數(shù)字和模擬，可以降低設(shè)計(jì)難度和生產(chǎn)制造成本。本文基于65納米 CMOS工藝，研究

2、基本CMOS基準(zhǔn)電壓電流源設(shè)計(jì)。
　　本文為雷達(dá)SOC系統(tǒng)模塊設(shè)計(jì)電源基準(zhǔn)的電壓電流源模塊，包含三個(gè)子模塊：帶隙基準(zhǔn)模塊、低壓線性穩(wěn)壓器模塊和基準(zhǔn)偏置電流產(chǎn)生模塊?；诟髂K基本原理和65納米 CMOS工藝，對(duì)各子電路進(jìn)行晶體管級(jí)設(shè)計(jì)。采用二階曲率補(bǔ)償、電阻修調(diào)陣列技術(shù)，設(shè)計(jì)帶隙基準(zhǔn)模塊，優(yōu)化溫度系數(shù)。采用折疊共源共柵結(jié)構(gòu)和自偏置二級(jí)級(jí)聯(lián)結(jié)構(gòu)，設(shè)計(jì)誤差放大器，提高運(yùn)放增益和電源抑制比；采用基本LDO穩(wěn)壓器模塊，設(shè)計(jì)低壓線性穩(wěn)壓器模

3、塊，利用低頻通過機(jī)構(gòu)，優(yōu)化噪聲，降低中頻噪聲。采用電阻修調(diào)陣列技術(shù)設(shè)計(jì)偏置電流模塊，優(yōu)化溫度系數(shù)；利用類LDO低壓線性穩(wěn)壓器結(jié)構(gòu)，為其他模塊提供穩(wěn)恒10uA電流。
　　本文通過仿真軟件Cadence對(duì)Corner進(jìn)行前期仿真，并通過Ocean腳本對(duì)Corner進(jìn)行后期仿真。仿真結(jié)果表明，在極端溫度和極端外部電壓下，帶隙基準(zhǔn)模塊最差工藝角運(yùn)放增益為58dB，最佳運(yùn)放增益為95dB；帶隙基準(zhǔn)模塊輸出電壓為1.2V，最差溫度系數(shù)為21.

4、37ppm/℃，最佳溫度系數(shù)為17.86ppm/℃。運(yùn)放電源抑制比均高于70dB。偏置電流模塊運(yùn)放最佳增益為96dB，最差增益為60dB，保證各種條件下增益裕度大于20，相位裕度大于45；偏置電流溫度系數(shù)保證在35ppm/℃左右；低壓線性穩(wěn)壓器模塊100KHz頻率點(diǎn)噪聲均低于11.3nV/sqrt(Hz)，1MHz頻率點(diǎn)噪聲均低于8.865nV/sqrt(Hz)；最大環(huán)路增益102dB，最小環(huán)路增益71dB。1M電源抑制比均高于60dB