SOC軟硬件協(xié)同方法及其在FPGA芯片測試中的應(yīng)用研究.pdf

1、一個SOC芯片的面市包括了設(shè)計、驗證和生產(chǎn)等，其中驗證所耗費的時間和費用占了整個SOC芯片成本的70％~80%。因此，對SOC驗證技術(shù)的研究已經(jīng)成為當今世界IC行業(yè)的發(fā)展重點之一。
　　本論文主要研究了軟硬件協(xié)同驗證方法及其在FPGA芯片測試中的應(yīng)用。主要完成了以下四方面的工作。
　　第一、為了同時兼顧架構(gòu)級驗證和事務(wù)級驗證，提出并且驗證了一種SOC軟硬件協(xié)同驗證系統(tǒng)的四層架構(gòu)模型，即應(yīng)用層、事務(wù)層、傳輸層及通道層。在這種結(jié)

2、構(gòu)中，充分考慮了使用不同硬件通道（即PCI、USB、PCI-E和以太網(wǎng)接口等）、驗證不同模型（即事務(wù)級模型、架構(gòu)級模型等）和采用不同設(shè)計語言（匯編、C/C++、VHDL/Verilog等）等在SOC驗證中的不同需求。
　　第二、為了實現(xiàn) PC機上的EDA軟件數(shù)據(jù)與硬件加速器上的被測試對象（DUT）端口數(shù)據(jù)之間正確和有效的交互，提出并且驗證了具有自主知識產(chǎn)權(quán)的SOC軟硬件協(xié)同系統(tǒng)軟硬件通訊協(xié)議。本論文中實現(xiàn)的SOC軟硬件協(xié)同驗證平臺

3、和FPGA測試平臺均是使用該協(xié)議來實現(xiàn)數(shù)據(jù)通訊的；本論文還研究了提高軟硬件協(xié)同平臺數(shù)據(jù)傳輸速率的流模式方式；在SOC軟硬件協(xié)同驗證平臺中驗證了FIR濾波器、H.264解碼器和頻率定位器等設(shè)計。
　　第三、首次提出并實現(xiàn)了基于SOC軟硬件協(xié)同方法的FPGA芯片測試系統(tǒng)。與目前 FPGA測試領(lǐng)域廣泛采用的自動測試設(shè)備（ATE）相比，本論文提出的方法綜合了軟件的靈活性、易觀測性和硬件的快速性，具有PC提供的存儲深度，滿足用戶要求的I/O

4、管腳數(shù)目多等優(yōu)點。該方法還可自動定位FPGA中的錯誤單元，提高FPGA的測試速度和可靠性，降低測試成本，與傳統(tǒng)的自動測試儀(ATE)相比有較高的性價比。而且，采用軟硬件協(xié)同技術(shù)，可以直接使用設(shè)計人員的驗證向量實現(xiàn)對原片的測試，實現(xiàn)了設(shè)計與測試的一體化規(guī)劃，加快了產(chǎn)品的上市時間。
　　第四、通過圖論理論、邏輯資源級聯(lián)方式、對測試線段驅(qū)動能力的增強和測試資源的監(jiān)控等方面的算法研究，實現(xiàn)了對FPGA中資源的全覆蓋測試；填補了國際上IOB

5、和WEB全覆蓋測試方法的空白；提出并驗證了5次完成CLB邏輯資源的測試（通常需6次以上），以及6次配置下完成88.3%的IR資源測試覆蓋率算法（首次報道此試驗結(jié)果）。該算法與基于SOC軟硬件協(xié)同方法的FPGA芯片測試系統(tǒng)相結(jié)合，形成了一整套具有自主知識產(chǎn)權(quán)的FPGA全覆蓋測試方法，使用該方法實現(xiàn)了對Xilinx公司XC4000系列FPGA芯片全覆蓋測試。
　　最后本論文給出了SOC設(shè)計驗證的未來需要研究的方向，如被測試對象內(nèi)部信號