硅通孔(TSV)電學(xué)傳輸特性分析與優(yōu)化.pdf

1、隨著集成電路特征尺寸的不斷縮小，制約二維集成電路發(fā)展的問題日益突出，當(dāng)平面內(nèi)的資源無法滿足集成電路快速發(fā)展的需求時(shí)，摩爾定律受到了越來越多的挑戰(zhàn)?；诠柰?Through Silicon Via, TSV)的三維集成電路(Three-DimensionalIntegrated Circuit，3D IC)被認(rèn)為是延續(xù)摩爾定律的有效方法之一，該技術(shù)利用TSV為堆疊的芯片層間提供垂直互連，改善了層間電互連性能，提高了電路的集成度。雖然基于

2、TSV的3D IC具有諸多優(yōu)勢(shì)，且應(yīng)用前景可觀，但目前還有一些問題尚未完全得到解決。比如，用來分析和估算3D IC性能的精確模型、對(duì)3D IC性能進(jìn)行優(yōu)化的設(shè)計(jì)方法、對(duì)3D IC功率傳輸進(jìn)行建模、及實(shí)現(xiàn)3D IC低功耗設(shè)計(jì)的可行方法。本論文針對(duì)以上問題進(jìn)行了研究，并取得了以下研究成果:
　　1、提出了相鄰TSV間基于二端口網(wǎng)絡(luò)的阻抗級(jí)耦合通道模型，用于描述TSV與TSV間的串?dāng)_效應(yīng)。通過把耦合通道模型中的阻抗參數(shù)代入二端口網(wǎng)絡(luò)AB

3、CD矩陣中，推導(dǎo)出了相鄰兩TSV間的耦合強(qiáng)度公式，可用于在3D IC設(shè)計(jì)初期階段評(píng)估TSV間的串?dāng)_效應(yīng)。通過與三維全波電磁場(chǎng)仿真軟件ANSYS HFSS的仿真結(jié)果對(duì)比，所推公式的計(jì)算結(jié)果在20 GHz的頻段內(nèi)，和仿真結(jié)果吻合良好，另外由設(shè)計(jì)參數(shù)改變而引起的耦合系數(shù)變化趨勢(shì)也可以通過所推公式得到很好的體現(xiàn)，從而驗(yàn)證了所推公式的準(zhǔn)確性。
　　2、研究了TSV與再分布層(Re-Distribution Layer, RDL)導(dǎo)線的串?dāng)_效

4、應(yīng)，分析了影響TSV與RDL線間耦合電容的諸多因素，有助于設(shè)計(jì)者優(yōu)化3D IC物理布局、改善3D IC信號(hào)完整性。研究發(fā)現(xiàn):隨著與TSV相鄰的RDL線數(shù)量的增多，TSV與相應(yīng)的RDL線間的耦合電容將逐漸減小，而與TSV相距最遠(yuǎn)的外側(cè)RDL線受到的干擾在所有RDL線中并不是最小;當(dāng)TSV與單個(gè)RDL線相鄰時(shí)，RDL線上不同位置的小段和TSV間產(chǎn)生的耦合電容值并不一致;當(dāng)TSV兩側(cè)同時(shí)有信號(hào)RDL線穿過時(shí)，信號(hào)RDL線對(duì)TSV的干擾嚴(yán)重，但

5、通過調(diào)整TSV的尺寸（減小直徑或增加高度），可以提高TSV抗RDL線干擾的能力。
　　3、提出了存在于TSV和硅襯底間的放電通道模型，經(jīng)過理論分析和仿真驗(yàn)證，得出了可通過降低放電通道的阻抗來抑制被干擾TSV上串?dāng)_噪聲的優(yōu)化設(shè)計(jì)方法，可為設(shè)計(jì)者實(shí)現(xiàn)3D IC優(yōu)化設(shè)計(jì)提供參考和指導(dǎo)。傳統(tǒng)的模型把TSV周圍的硅襯底視為高阻懸浮態(tài)，但事實(shí)上硅的電導(dǎo)率(一般為10 S/m)并不能忽略，否則將高估被干擾元件上的串?dāng)_噪聲電壓。在所提的放電通道模

6、型中，分析了各寄生參數(shù)的頻變特性，提出了放電通道內(nèi)等效電容和等效電阻的表達(dá)式，通過與三維準(zhǔn)靜態(tài)電磁場(chǎng)仿真軟件ANSYS Q3D的仿真結(jié)果相比較，所提表達(dá)式的準(zhǔn)確性得到了驗(yàn)證。另外，利用調(diào)整硅襯底摻雜濃度的方法，實(shí)現(xiàn)了放電通道阻抗的改變，并通過仿真結(jié)果，驗(yàn)證了降低放電通道的阻抗可以抑制被干擾TSV上串?dāng)_噪聲的方法。
　　4、研究了3D IC功率傳輸問題，建立了3D功率分布網(wǎng)絡(luò)模型。首先討論了TSV數(shù)量和堆疊芯片層數(shù)對(duì)功率分布網(wǎng)絡(luò)所產(chǎn)

7、生電壓降的影響，然后分析了TSV內(nèi)部電流密度分布情況。通過實(shí)驗(yàn)結(jié)果可知，各層芯片產(chǎn)生的電壓降會(huì)隨著連接各層芯片TSV數(shù)量的增加而改善;在芯片堆疊層數(shù)較多的3D IC中，芯片的電壓降會(huì)隨著芯片堆疊層數(shù)的增加而惡化，但通過增加連接相鄰層芯片的TSV數(shù)量，可以有效的抑制各層芯片產(chǎn)生的電壓降;而隨著TSV內(nèi)部電流密度分布不均的提高，TSV上產(chǎn)生的電壓降會(huì)增加，從而影響3D IC的信號(hào)完整性。
　　5、設(shè)計(jì)了一款片上基于開關(guān)電容的功率轉(zhuǎn)換器

8、，可使3D IC中的各層芯片或各層芯片中的不同功能單元能按性能需求、以理想的速度工作，實(shí)現(xiàn)了3D IC低功耗設(shè)計(jì)的目的。所設(shè)計(jì)的轉(zhuǎn)換器為多輸出結(jié)構(gòu)，能同時(shí)為芯片提供全速工作時(shí)的電壓(VDD，超閾值)，低功耗工作時(shí)的電壓(2VDD/3，近閾值)，和超低功耗工作時(shí)的電壓(VDD/3，次閾值)。通過利用所設(shè)計(jì)轉(zhuǎn)換器提供的多電源電壓供電方式，3D IC中的各層芯片或各層芯片中的不同功能單元能在較為理想的功率模式下工作，從而避免了在單一VDD供電