三維集成電路硅通孔動態(tài)功耗優(yōu)化.pdf

1、隨著集成電路的不斷發(fā)展，每個芯片上的集成度不斷提高，單元器件數(shù)目急劇增大。單元間連線長度的增加不僅使得二維平面上的芯片面積增大，也影響電路工作速度及性能。于是產(chǎn)生了三維集成電路的思想，立體集成的方法在有效地提高系統(tǒng)的集成度的同時可以提高電路的性能。在三維集成電路中具有多種互連形式，其中硅通孔（Through Silicon Via）的出現(xiàn)大大縮短了互連長度，為三維集成的通信提供了新思路。本文以TSV為研究對象，著手于其電路參數(shù)模型，重點

2、研究其動態(tài)功耗的優(yōu)化問題。
　　本研究主要內(nèi)容包括：⑴對TSV的制造技術(shù)進行介紹。包括其工藝流程及四項關(guān)鍵技術(shù)。然后針對不同的TSV形狀以及不同的金屬填充材料進行了討論，確定了一種TSV的形狀及周邊完整的互連結(jié)構(gòu)。在圓柱形TSV的結(jié)構(gòu)基礎(chǔ)上，進行較為完整的電路參數(shù)提取，包括TSV的寄生電容、寄生電阻、寄生電感，襯底寄生電導(dǎo)、襯底寄生電容以及兩根TSV之間的耦合電參數(shù)等。⑵說明了功耗在電路性能中的重要性，分析了典型的CMOS工藝中功

3、耗的組成及來源，其中動態(tài)功耗占功耗組成的最大部分。接著分析了三維互連網(wǎng)絡(luò)的功耗，并以單根TSV結(jié)構(gòu)為基礎(chǔ)，利用提取出的電路參數(shù)，對TSV的動態(tài)功耗進行了重點計算與分析，比較了各個寄生參數(shù)對動態(tài)功耗的影響，由此對TSV的電路參數(shù)模型進行了簡化。重點討論了TSV的直徑與動態(tài)功耗的關(guān)系。與此同時，為了權(quán)衡延時的影響，分析了三維互連延時的計算方法，討論了TSV的直徑與其延時的關(guān)系。⑶選取了堆疊式的TSV拓?fù)浣Y(jié)構(gòu)，在此基礎(chǔ)上針對動態(tài)功耗的最優(yōu)化問

4、題，提出了一種多層三維集成電路的新結(jié)構(gòu)，該結(jié)構(gòu)采用了直徑逐級縮減從而降低功耗的思路，在權(quán)衡延時及面積約束的影響下，尋找出最佳的縮減規(guī)律。結(jié)果表明，在犧牲5％的延時情況下，采用本文的模型可以使得 TSV的動態(tài)功耗最高可減少19.52%。⑷對所采用的優(yōu)化模型進行了適用情況分析。分別通過改變最優(yōu)化問題中的約束條件，包括直徑差值和延時犧牲比例，以及改變除TSV直徑之外的其他工藝參數(shù)，包括TSV長度、氧化層厚度、TSV填充材料等進行對比，來討論不