三維集成電路硅通孔匹配和倒裝芯片布線算法研究.pdf

1、隨著集成電路更小型化、更高帶寬和更低功耗的要求加速，三維集成電路作為傳統(tǒng)的晶體管尺寸下降的補(bǔ)充，能夠使得設(shè)計者將多層芯片垂直堆疊，或者在硅中階層上進(jìn)行并列的“2.5D”配置，達(dá)到更高的集成度。三維集成電路通過硅通孔技術(shù)和傳統(tǒng)的倒裝芯片封裝有可能超越摩爾定律的發(fā)展。硅通孔會穿透硅片，提供垂直方向的電氣連接，一般采用銅進(jìn)行填充。與引線鍵合的系統(tǒng)級封裝相比，硅通孔能夠大量減少電阻、電感和電容的寄生參數(shù)，提供更高的性能，節(jié)省更多的功耗和進(jìn)行更高

2、密度的集成。與基于硅中介層的集成方法相比，垂直三維芯片堆疊能夠提供更高的集成度，更小的形狀系數(shù)和更快的設(shè)計周期。這樣的技術(shù)出現(xiàn)是非常吸引人的，但是仍處于起步階段。目前，集成電路供應(yīng)鏈生態(tài)系統(tǒng)對此仍然比較模糊，還沒有統(tǒng)一的標(biāo)準(zhǔn)。設(shè)計、驗(yàn)證和測試仍存在著諸多需要解決的挑戰(zhàn)。從電子設(shè)計自動化的角度來講，好消息是不需要完全重新開發(fā)三維集成電路的工具。但是以硅通孔為主導(dǎo)的新的設(shè)計能力仍然是需要的，比如結(jié)構(gòu)化分析、平面布圖、布局布線、熱分析、時序、

3、信號完整性、寄生參數(shù)提取、芯片/封裝協(xié)同設(shè)計和測試等等。其中有一些目前已經(jīng)存在，其他的則在發(fā)展當(dāng)中。在本論文中，我們對集成電路物理設(shè)計步驟中的三維集成電路硅通孔匹配和倒裝芯片布線問題進(jìn)行了研究。
　　針對三維集成電路硅通孔匹配問題，我們提出了一個實(shí)際的三維線網(wǎng)的硅通孔匹配模型和一種集成化的匹配算法。首先證明了在一般情況下，大于兩層芯片的預(yù)先布局的三維集成電路硅通孔匹配問題是NP完全問題。隨后，我們提出并詳細(xì)描述了一種集成化的匹配算

4、法，包含了最短路徑搜索、二分匹配、最小費(fèi)用最大流的計算和后處理。算法第一步是尋找每條三維線網(wǎng)匹配的最短路徑，從而得到總的匹配結(jié)果的一個下邊界。這個初始的解很有可能是非法的，因?yàn)槎鄺l線網(wǎng)會占用同一個硅通孔或者微凸塊。接著應(yīng)用二分匹配和最小費(fèi)用最大流的計算，將共用硅通孔的線網(wǎng)加以分離，來獲得一個合理的匹配解。最后，可以選擇性地進(jìn)行后處理步驟來進(jìn)一步優(yōu)化硅通孔的匹配結(jié)果。我們也對所提出的算法進(jìn)行了擴(kuò)展，以處理多端口線網(wǎng)的匹配問題。同時在最短路

5、徑搜索和最小費(fèi)用最大流的計算當(dāng)中也引入了一些啟發(fā)式的加速策略。以實(shí)際的工業(yè)數(shù)據(jù)進(jìn)行測試，表明了我們的算法流程與已有算法相比能夠在合理的時間內(nèi)得到高質(zhì)量的匹配結(jié)果。
　　針對倒裝芯片布線問題，我們給出了倒裝芯片輸入/輸出線網(wǎng)全局布線和軌跡匹配的一個求解框架。我們采用維諾圖理論去構(gòu)建全局布線通道圖。布線通道圖的布線容量可以通過布線方向和通道寬度來計算。隨后，根據(jù)全局布線通道圖構(gòu)建了一個流網(wǎng)絡(luò)，應(yīng)用最小費(fèi)用最大流的計算來獲得全局布線的最