三維芯片綁定后過硅通孔測試技術(shù)研究.pdf

1、伴隨著晶體管納米級別的不斷縮小,芯片內(nèi)部的集成度越來越高、器件的幾何尺寸也越來越小。通過減小晶體管工藝尺寸和縮短芯片相互連接線的長度變得越來越困難。出現(xiàn)新工藝成本穩(wěn)步上升而利潤卻逐漸減少的情況。為了繼續(xù)保持摩爾定律,擺脫集成電路發(fā)展過程中出現(xiàn)的物理和電氣限制,人們研究一種新的設(shè)計結(jié)構(gòu)和制造方法。在這種情況下,出現(xiàn)了三維堆疊集成電路(Three–Dimensional Stacked Integrated Circuits,3D-SICs

2、)。這種技術(shù)為解決上述困難提供了新思路。三維芯片制造不同于以往傳統(tǒng)二維芯片制造過程,它主要采用過硅通孔(Through Silicon Vias,TSVs)將多個晶片(die)進行垂直方向上的堆疊,來實現(xiàn)通信。通過這種技術(shù),減小了芯片的特征尺寸和提高了芯片的性能。
　　三維堆疊集成電路有諸多優(yōu)勢,芯片之間的互連線長更短、芯片的外形特征尺寸更小、封裝密度更大、帶寬更高、功耗更低和性能更強等優(yōu)點。然而,也有許多挑戰(zhàn),例如工藝制造、產(chǎn)量

3、提高、熱量管理、標準制定和芯片測試等問題。
　　為了降低成本和保證芯片功能正常,在這些諸多挑戰(zhàn)中,測試顯得尤為重要。由于三維堆疊集成電路主要采用過硅通孔來互連,芯片在綁定過程中,可能會導致過硅通孔出現(xiàn)故障,使得芯片無法通信,進而電路不能正常工作。
　　針對上述問題,本文研究綁定后三維芯片過硅通孔測試方法。結(jié)合目前的三維芯片測試方案,利用信號在導體傳輸?shù)牟豢赡嫘?在測試結(jié)構(gòu)的發(fā)送端施加兩次不同的測試矢量。在其他層的接收端增加反