三維集成電路中優(yōu)化時延性能的層間過孔規(guī)劃設(shè)計.pdf_第1頁
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文檔簡介

1、上海大學(xué)碩士學(xué)位論文三維集成電路中優(yōu)化時延性能的層間過孔規(guī)劃設(shè)計姓名：盧軍申請學(xué)位級別：碩士專業(yè)：通信與信息系統(tǒng)指導(dǎo)教師：王廷云吉村猛20070901上海大學(xué)碩士學(xué)位論文在層間過孔規(guī)劃過程中，當(dāng)層間過孔在初始線網(wǎng)邊框范圍內(nèi)找不到候選插入位置時，引入了線網(wǎng)邊框擴(kuò)展的辦法，通過適當(dāng)擴(kuò)展線網(wǎng)的邊框覆蓋范圍來獲取更多的候選插入位置，以便將層間過孔插入到芯片層上。通過對層間過孔進(jìn)行合理規(guī)劃，不僅達(dá)到了在芯片層上放置層間過孔的目的，更重要的是改善了

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