基于高速SRAM的高性能處理器物理設(shè)計方法研究.pdf

1、隨著工藝技術(shù)的進步，集成電路設(shè)計已經(jīng)進入了納米時代，市場的需求促使物理設(shè)計人員努力地提升芯片性能。定制技術(shù)是高性能芯片設(shè)計的有效手段，但是嚴峻的上市時間要求使得實施這種技術(shù)越來越困難。兼顧高性能和有限設(shè)計時間需求的物理設(shè)計方法和策略成為了研究熱點。為了提升性能，減少設(shè)計時間，設(shè)計人員常在高速芯片中采用高速靜態(tài)隨機存儲器(SRAM)，同時將時鐘偏差規(guī)劃嵌入專用集成電路(ASIC)自動化設(shè)計流程中。
　　 以商用處理器ARM1136

2、JF-S為實驗對象，本文基于高速定制SRAM設(shè)計了嵌入時鐘偏差規(guī)劃的物理設(shè)計方案，通過實施布圖規(guī)劃和時鐘偏差規(guī)劃來達到高性能指標。布圖規(guī)劃方案根據(jù)SRAM前、后級寄存器與多個SRAM之間的路徑聯(lián)系，將SRAM歸組。時鐘偏差規(guī)劃分為兩個階段:時鐘樹綜合之前，根據(jù)SRAM與前、后級寄存器若干條路徑的平均裕量來調(diào)節(jié)SRAM時鐘延時，同時采取局部裕量借用算法來規(guī)劃寄存器時鐘偏差;時鐘樹綜合之后，采取時鐘樹算法修正和工程變更(ECO)兩種方法來分

3、別處理大量和少量時序違規(guī)。為處理布線后的保持時間違規(guī)，論文設(shè)計了基于分布式多場景時序分析(DMSA)的、ECO命令和腳本相結(jié)合的修復(fù)方案。通過實施該物理設(shè)計方案，論文成功完成了高性能處理器ARM1136JF-S的版圖設(shè)計。
　　 在TCBN65LP工藝條件下，論文基于高速定制SRAM完成了ARM1136JF-S的物理設(shè)計，并進行了驗證分析。結(jié)果顯示，在性能方面，相對于傳統(tǒng)的零時鐘偏差策略，本文設(shè)計的物理設(shè)計方案以額外54.47％