SPARC V832位RISC處理器物理實現(xiàn)和驗證.pdf

1、國內(nèi)圖書分類號：TN47學校代碼：10213國際圖書分類號：621.3.049密級：公開碩士學位論文碩士學位論文（工程碩士）（工程碩士）SPARCV832位RISC處理器物理實現(xiàn)和驗證碩士研究生：王丹導師：肖立伊教授申請學位：工程碩士工程領(lǐng)域：電子與通信工程所在單位：北京時代民芯科技有限公司答辯日期：2009年12月授予學位單位：哈爾濱工業(yè)大學哈爾濱工業(yè)大學工程碩士學位論文I摘要隨著集成電路工藝進入深亞微米納米量級，在超大規(guī)模集成電路的

2、物理實現(xiàn)中，金屬互連線的各種寄生效應(yīng)將會嚴重影響芯片物理設(shè)計的結(jié)果，甚至造成設(shè)計的失敗。本文通過分析深亞微米工藝下面臨的互連延遲、串擾噪聲效應(yīng)、電壓降效應(yīng)、電子遷移效應(yīng)、以及工藝天線效應(yīng)等問題，針對納米工藝下SOC芯片后端設(shè)計所面臨的挑戰(zhàn)，提煉出在0.18μm工藝條件下物理實現(xiàn)需要解決的技術(shù)關(guān)鍵點，建立了一種先進的0.18μm工藝條件下的物理設(shè)計和驗證流程。運用連續(xù)收斂的布局策略，尤其是硅虛擬原型（SVP）的設(shè)計理論，來快速驗證布局，進

3、而提高布線的成功率。手工擺放硬IP位置、模擬模塊和數(shù)字模塊分開、基于電壓降和電遷移的電源地布線、考慮門控單元的多時鐘樹綜合方法為布局中的重點。并且在此定制設(shè)計了集成門控時鐘（ICG）單元，進行低功耗的設(shè)計考慮。在布線階段，針對時序要求苛刻的特殊復(fù)雜芯片設(shè)計，進一步提出了如何修復(fù)信號串擾和天線效應(yīng)預(yù)防修復(fù)等可制造性關(guān)鍵問題的解決方案。本文基于CadenceSoCEncounter數(shù)字IC設(shè)計平臺，重點討論物理設(shè)計中的預(yù)防、修復(fù)新方法、設(shè)計