基于RISC架構的多線程微處理器設計及驗證.pdf

1、分類號UDC密級學號專業(yè)專業(yè)學位論文學位論文（工程碩士）（工程碩士）基于基于RISCRISC架構的多線程微處理器架構的多線程微處理器設計及驗證設計及驗證劉文凱劉文凱工程領域：域：集成電路工程集成電路工程指導教師：師：喬世杰喬世杰副教授副教授田澤田澤高級工程師高級工程師申請日期：期：2016年6月摘要I論文題目：論文題目：基于基于RISCRISC架構的多線程微處理器設計及驗證架構的多線程微處理器設計及驗證工程領域工程領域：集成電路工程集成

2、電路工程研究生：劉文凱劉文凱簽名：名：指導教師：指導教師：喬世杰喬世杰副教授副教授簽名：名：田澤田澤高級工程師高級工程師簽名：名：摘要微處理器的硬件多線程架構是計算機體系結構中一種重要的線程級并行方式，其以增加少量邏輯資源為代價，將單核映射為多個邏輯核，使處理器可以同時執(zhí)行多個線程的指令。本文基于MIPS32指令集，設計了單核微處理器，在此基礎上設置多個線程上下文環(huán)境以及共享流水線，將單核映射為四個邏輯核，使多個線程的指令可以在處理器內(nèi)

3、部交叉執(zhí)行。本文在對同時多線程結構深入研究與總結的基礎之上，設計了一個適用于RISC處理器核心的多線程微結構，用硬件實現(xiàn)可以同時運行四個線程指令的設計目標，處理器取指部件設計四個程序計數(shù)器，通過線程控制器完成各個線程的取指切換，每個線程擁有獨立的通用寄存器文件，設計多線程流水線寄存器用于保存當前周期各線程的執(zhí)行結果，設計協(xié)處理單元以實現(xiàn)其精確異常處理，多線程流水級執(zhí)行部件中的譯碼器、功能部件ALU和訪存控制器采用共享方式，處理器所有模塊

4、均使用Verilog硬件描述語言設計完成。針對多線程軟核微處理器構建測試用例，完成了指令功能與系統(tǒng)功能的定向測試，并且搭建基于UVM驗證方法學的SystemVerilog驗證平臺進行大規(guī)模隨機驗證，構造覆蓋點數(shù)據(jù)完成了功能覆蓋率統(tǒng)計分析。該硬件多線程微處理器內(nèi)核在TSMC40nm工藝下使用DesignCompiler完成邏輯綜合，其運行時鐘頻率達到550MHz，同時運行四個線程的指令使處理器的吞吐率和并行度大幅度提升。關鍵詞關鍵詞：MI