RISC眾核處理器的功能驗(yàn)證與片上調(diào)試.pdf

1、隨著集成電路制造工藝的進(jìn)步和處理器設(shè)計(jì)水平的不斷提高，眾核技術(shù)已成為當(dāng)前處理器體系結(jié)構(gòu)發(fā)展的必然趨勢。處理器的復(fù)雜度呈指數(shù)幅度上升，使故障的查找和修復(fù)變得越來越困難，如何對眾核處理器進(jìn)行有效而充分的驗(yàn)證，成為當(dāng)今IC設(shè)計(jì)驗(yàn)證領(lǐng)域的研究熱點(diǎn)之一，也是其能否最終流片成功的決定性因素。傳統(tǒng)的功能驗(yàn)證方法主要采用監(jiān)測并控制其地址與數(shù)據(jù)總線的方法，這對于高度集成化的眾核芯片，其追蹤系統(tǒng)總線的策略往往不能定位內(nèi)部故障所在，從而不能進(jìn)行下一步的分析和

2、修改故障。
　　基于軟件和硬件分別進(jìn)行獨(dú)立的仿真驗(yàn)證仍然是目前IC驗(yàn)證主要應(yīng)用的功能驗(yàn)證方式，在此基礎(chǔ)上，本文重點(diǎn)介紹了以覆蓋率為功能驗(yàn)證導(dǎo)向的RISC眾核處理器的驗(yàn)證環(huán)境的整體搭建，提出了“被動式”的測試驗(yàn)證思路，并采用“軟硬件協(xié)同驗(yàn)證”的策略，最終達(dá)到了處理器運(yùn)行的每條指令都對比通過的驗(yàn)證目標(biāo)。再輔以相應(yīng)基于成熟EDA工具的功耗和時(shí)序分析驗(yàn)證方式，完整地提出了一套芯片驗(yàn)證平臺搭建和驗(yàn)證功能實(shí)現(xiàn)的方法流程。在片上調(diào)試部分，本文重