多核多線程處理器訪存并行性分析與優(yōu)化.pdf

1、自微處理器問世以來，隨著工藝水平和處理器體系結(jié)構(gòu)設(shè)計(jì)的發(fā)展，微處理器經(jīng)歷了從單核到雙核，再到多核甚至眾核的發(fā)展歷程。多核多線程處理器已經(jīng)成為當(dāng)前主流微處理器。但是多核多核多線程技術(shù)在提升處理器性能的同時(shí)，對存儲(chǔ)系統(tǒng)也提出了更高的要求，存儲(chǔ)系統(tǒng)的性能已經(jīng)成為制約多核多線程處理器性能進(jìn)一步提高的重要因素。
　　存儲(chǔ)控制器作為處理器系統(tǒng)設(shè)計(jì)中重要的一部分，它對存儲(chǔ)器的訪問速度影響很大。多核多線程處理器上集成的多個(gè)存儲(chǔ)控制器，能夠并行執(zhí)行

2、，對緩解龐大數(shù)據(jù)量的訪存壓力起到一定的作用。但是在多線程應(yīng)用環(huán)境中，訪存仍然存在體沖突問題。為了緩解多核多線程處理器中存在的體沖突問題，本文對多核多線程處理器中的訪存并行性進(jìn)行了分析和研究，并且將存儲(chǔ)器控制器的地址映射方案作為優(yōu)化設(shè)計(jì)的方向。
　　本文在充分分析存儲(chǔ)系統(tǒng)結(jié)構(gòu)尤其DRAM結(jié)構(gòu)和工作機(jī)制的基礎(chǔ)上，對多線程應(yīng)用程序的訪存特性，尤其是訪存中 bank并行性進(jìn)行探究。并且，利用DRAMsim2實(shí)驗(yàn)平臺(tái)進(jìn)行了具體實(shí)驗(yàn)分析驗(yàn)證。