納米工藝下高質(zhì)量時(shí)延測試方法研究.pdf

1、時(shí)延測試是檢驗(yàn)電路時(shí)序正確性的有效手段,作為集成電路測試的一個(gè)關(guān)鍵環(huán)節(jié),在芯片制造中被廣泛使用。國際半導(dǎo)體藍(lán)圖預(yù)測2020年集成電路特征尺寸將達(dá)到10納米,不斷提高的工作頻率使得時(shí)序性能對于芯片來說越來越重要,時(shí)延測試的重要性不斷提升,尤其是高性能、高可靠性芯片對時(shí)延測試的測試質(zhì)量提出了更高的要求。然而傳統(tǒng)時(shí)延測試面臨著諸如工藝偏差、小時(shí)延缺陷、3D芯片結(jié)構(gòu)帶來的新挑戰(zhàn),這些突出的問題都造成了時(shí)延測試質(zhì)量的下降,無法滿足納米工藝下集成電

2、路的測試需求。
　　 本文針對以上問題,把冒險(xiǎn)和統(tǒng)計(jì)時(shí)序分析引入了時(shí)延測試,研究了提高小時(shí)延缺陷檢測效率的測試向量生成方法,有效地提高了工藝偏差條件下時(shí)延向量的測試質(zhì)量。同時(shí)研究了3D芯片時(shí)延測試和綁定優(yōu)化方法,解決了3D芯片中通路時(shí)延測試和綁定后成品率優(yōu)化的問題,提高了立體結(jié)構(gòu)芯片時(shí)延測試的測試質(zhì)量。本文的主要貢獻(xiàn)如下:
　　 (1)提出了基于輸出違例概率的測試質(zhì)量評估標(biāo)準(zhǔn),在此基礎(chǔ)上提出了針對小時(shí)延缺陷的測試向量篩選

3、方法。小時(shí)延缺陷的存在會影響芯片的性能,帶來嚴(yán)重的可靠性問題,傳統(tǒng)時(shí)延測試方法很難檢測到小時(shí)延缺陷。本文把冒險(xiǎn)引入了針對小時(shí)延缺陷測試質(zhì)量評估當(dāng)中,通過對傳統(tǒng)時(shí)延向量的準(zhǔn)確評估,篩選出能有效檢測小時(shí)延缺陷的高質(zhì)量測試向量。達(dá)到使用較低的計(jì)算復(fù)雜度生成高質(zhì)量時(shí)延向量的目的,實(shí)驗(yàn)結(jié)果證明本方案相比國際同類方法可以更加快速的檢測到更多的小時(shí)延缺陷。
　　 (2)針對工藝偏差帶來的時(shí)延波動問題,提出了基于統(tǒng)計(jì)時(shí)序分析的時(shí)延向量測試生成方

4、法。通過對N檢測跳變向量集的動態(tài)模擬生成:故障-向量-通路(Fault—Pattern—Path,FPP)矩陣,使用36和CPC原則對全電路進(jìn)行測試生成。該方法能夠保證對一個(gè)跳變時(shí)延故障的所有潛在長通路的檢測,從而最大程度的減少了時(shí)延缺陷的漏測。同時(shí)得益于全局故障和統(tǒng)計(jì)通路時(shí)延信息的加入,使得該方法能夠在容忍工藝偏差條件下,生成覆蓋全電路的高質(zhì)量時(shí)延向量集。實(shí)驗(yàn)結(jié)果表明只需在傳統(tǒng)跳變測試集基礎(chǔ)上增加50％的向量,就能保證對小時(shí)延缺陷的檢

5、測率達(dá)到93％以上。
　　 (3)針對3D芯片結(jié)構(gòu)特點(diǎn),提出了3D芯片通路時(shí)延測試和測量方法,并以此為基礎(chǔ)提出了以成品率為導(dǎo)向的時(shí)序敏感綁定優(yōu)化方法。對3D芯片的每一層施加可測性設(shè)計(jì)方案,提高子關(guān)鍵通路的可測性。在納米工藝下,工藝偏差會導(dǎo)致每一層上芯片時(shí)延性能出現(xiàn)較大的波動,3D芯片的成品率取決于綁定策略。本文依據(jù)每一層時(shí)延測試和測量的結(jié)果,提出分級綁定和嚙合綁定兩種綁定優(yōu)化方法,通過算法優(yōu)化達(dá)到提高3D芯片成品率的目的。在精確