時延測試向量產(chǎn)生方法的研究.pdf

1、集成電路(integratedcircuit，IC)測試是IC產(chǎn)品制造過程中不可缺少的環(huán)節(jié)。它既要保證IC芯片的正確邏輯，又要保證IC芯片在規(guī)定的時間內(nèi)做出正確的響應。隨著IC系統(tǒng)工作頻率的不斷提高，一個細微的制造誤差都可能對芯片的可靠性造成影響。因此，以確保IC時序特征的正確性為目標的時延測試也成為了測試領域的一個熱點問題。
　　本文分別針對小時延故障模型和跳變時延故障模型研究時延故障測試。針對小時延故障，研究新的測試產(chǎn)生方法，

2、進一步減少測試產(chǎn)生時間，提高小時延故障覆蓋率。針對跳變時延故障，提出一個故障覆蓋率較高的測試產(chǎn)生方案。本文創(chuàng)新性的主要工作有:
　　(1)充分利用電路中節(jié)點間的相互關系，提出利用統(tǒng)計信息指導測試產(chǎn)生過程的方法。提出的測試產(chǎn)生方法在通路選擇上采取通路自增長的方式，縮小了通路的搜索空間。同時，采用超速測試，把電路中的通路合理的進行分組，提高了通路的可測性。提出的統(tǒng)計信息方法，能夠在測試產(chǎn)生的回退階段提前對未知信息做出判斷，從而減少由沖

3、突導致的回溯次數(shù)，降低測試產(chǎn)生時間，在回溯次數(shù)的限定下，提高故障覆蓋率。在ISCAS'89基準電路上進行的實驗表明，提出的方法在減少測試產(chǎn)生時間，提高小時延故障覆蓋率均有一定的效果，故障覆蓋率平均提高1.3％左右。
　　(2)合理地利用固定型故障的測試產(chǎn)生方法，設計出一個具有較高效率的跳變時延故障測試產(chǎn)生方案。采取的方法把單幀電路結(jié)構(gòu)改造為雙幀電路結(jié)構(gòu)，使得產(chǎn)生的測試向量滿足歪斜負載(latch-on-shift，LOS)時延測試