基于IEEE P1687網(wǎng)絡(luò)的單鏈全掃描結(jié)構(gòu)測(cè)試方法研究.pdf

1、集成電路制造工藝進(jìn)入深亞微米級(jí)別以后，芯片的特征尺寸縮小，單個(gè)芯片上所集成的功能模塊越來(lái)越多，系統(tǒng)復(fù)雜度增加。傳統(tǒng)的依靠工程師經(jīng)驗(yàn)的自頂向下芯片設(shè)計(jì)方法已經(jīng)不能適應(yīng)瞬息萬(wàn)變的市場(chǎng)需求，基于IP（Intellectual Property）核復(fù)用技術(shù)的SOC（System On Chip）系統(tǒng)芯片應(yīng)運(yùn)而生。
　　IP核復(fù)用技術(shù)的引入節(jié)約了SOC芯片開(kāi)發(fā)成本，縮短產(chǎn)品上市的時(shí)間。然而，設(shè)計(jì)及制造工藝技術(shù)進(jìn)步的同時(shí)，芯片測(cè)試技術(shù)的發(fā)展卻

2、相對(duì)緩慢，以往所采用的芯片級(jí)互聯(lián)測(cè)試標(biāo)準(zhǔn)，如 IEEE1149標(biāo)準(zhǔn)，由于芯片封裝多采用表貼或球柵陣列形式，器件引腳不再暴露在外面，基于探針接觸式的測(cè)量已不能滿足系統(tǒng)芯片SOC的測(cè)試需求。
　　針對(duì)嵌入式芯核訪問(wèn)測(cè)試難題，本文在研究了IEEE1687標(biāo)準(zhǔn)的基礎(chǔ)上，結(jié)合可測(cè)試性設(shè)計(jì)理論，提出了基于該標(biāo)準(zhǔn)的SOC芯片單鏈全掃描結(jié)構(gòu)設(shè)計(jì)方法。通過(guò)定義訪問(wèn)控制各個(gè)模塊的標(biāo)準(zhǔn)接口SIB，在不同層級(jí)之間增加SIB接口及訪問(wèn)機(jī)制，同時(shí)運(yùn)用過(guò)程描述

3、語(yǔ)言規(guī)范測(cè)試流程。本文所做具體工作如下：
　　1）查閱大量國(guó)內(nèi)外相關(guān)文獻(xiàn)，確定SOC芯片測(cè)試的發(fā)展現(xiàn)狀及研究意義；
　　2）分析對(duì)比當(dāng)前不同芯片測(cè)試標(biāo)準(zhǔn)間的聯(lián)系和區(qū)別，結(jié)合可測(cè)試性設(shè)計(jì)的基本理論思想，基于IEEE1687標(biāo)準(zhǔn)設(shè)計(jì)SOC芯片整體測(cè)試網(wǎng)絡(luò)框架，定義各部分所實(shí)現(xiàn)的具體功能；設(shè)計(jì)實(shí)現(xiàn)了封裝嵌入式 IP核的外殼，規(guī)范化可用于在不同芯片層級(jí)間訪問(wèn)路由的SIB（Segment Insert Bit）開(kāi)關(guān)接口，同時(shí)完成協(xié)議狀

4、態(tài)機(jī)編碼，自定義指令碼和接口規(guī)范；
　　3）通過(guò)配置相應(yīng)的寄存器，加載不同的指令，實(shí)現(xiàn)了對(duì)嵌入式IP核的有效訪問(wèn)和控制，運(yùn)用VCS（Verilog Compiled Simulation）仿真軟件驗(yàn)證所設(shè)計(jì)電路功能的正確性；
　　4）結(jié)合SOC芯片可測(cè)試性設(shè)計(jì)，指出課題所作工作的不足以及今后發(fā)展的主要方向。
　　仿真結(jié)果表明，通過(guò)標(biāo)準(zhǔn)JTAG（Joint Test Access Group）接口能夠準(zhǔn)確配置各個(gè)IP核的