基于掃描鏈的FPGA互連測(cè)試.pdf

1、在這篇論文中，我們分析了sRAM-based的FPGA的結(jié)構(gòu)特點(diǎn)，其中重點(diǎn)分析了互連結(jié)構(gòu)和互連資源。另外，我們引入了DFT的概念，并分析了ASIC設(shè)計(jì)流程中，DFT所考慮的問(wèn)題，這里包括故障模型，掃描鏈和全掃描測(cè)試。對(duì)于FPGA測(cè)試，我們首先根據(jù)FPGA測(cè)試的環(huán)境，測(cè)試的對(duì)象，和測(cè)試方法將FPGA測(cè)試分成了不同的種類，并分析不同測(cè)試的特點(diǎn)。
　　在本文中，我們將重點(diǎn)討論FPGA中互連資源的測(cè)試。這里我們采用了基于掃描鏈的互連資源測(cè)

2、試，同時(shí)引入Buffered-WUT的概念用以壓縮測(cè)試CONFIG的數(shù)量。我們用TILE中的可編程資源構(gòu)建掃描鏈，并根據(jù)GRM中的開(kāi)關(guān)方向，將測(cè)試分為水平向測(cè)試，垂直向測(cè)試，左傾測(cè)試及右傾測(cè)試。我們的工作重點(diǎn)放在水平向測(cè)試。
　　在具體工作中，首先將原始FPGA電路建模成gate-level網(wǎng)表，并對(duì)每個(gè)TILE進(jìn)行單一化。然后，根據(jù)不同的測(cè)試CONHG將單一化后的gate-level網(wǎng)表remodel成多個(gè)不同的網(wǎng)表。最后對(duì)每一

3、個(gè)網(wǎng)表使用TurboScan工具進(jìn)行掃描鏈提取和測(cè)試向量生成，并產(chǎn)生相應(yīng)的testbench。在remodel之后的網(wǎng)表上進(jìn)行掃描鏈和測(cè)試向量的仿真驗(yàn)證。
　　掃描鏈提取結(jié)果表明在單一行TILE中，兩條掃描鏈提取成功，每個(gè)掃描鏈上有95個(gè)掃描單元。ATPG結(jié)果表明，在CONFIG1的配置下，7個(gè)測(cè)試向量的故障覆蓋率為84.53％。這個(gè)結(jié)果說(shuō)明，初邊角處的開(kāi)關(guān)，剩下的所有水平方向開(kāi)關(guān)都可以在一個(gè)CONFIG下被測(cè)試。而剩余的25％的