面向能耗優(yōu)化的指令片上存儲器動態(tài)布局策略研究.pdf

1、隨著集成電路設(shè)計進入深亞微米和納米級工藝階段，SoC(System on Chip)的能耗問題日益嚴重，已經(jīng)成為制約SoC發(fā)展的主要因素之一。作為SoC能耗、性能和成本的主要瓶頸，存儲子系統(tǒng)設(shè)計一直是SoC研究的熱點。業(yè)界通常采用高速片上存儲器彌補片外存儲器和內(nèi)核的速度差，并降低系統(tǒng)能耗。片上存儲器一般包括高速緩沖存儲器(Cache)和便簽存儲器（Scratch-Pad Memory，以下簡稱SPM）等，兩者各具優(yōu)勢且存在互補性，因此C

2、ache/SPM共存的架構(gòu)逐漸成為趨勢。
　　 本文借助虛擬內(nèi)存管理的思想，實現(xiàn)了一種基于內(nèi)存管理單元(MMU)管理的、Cache和SPM共存的片上存儲器機制，并對程序指令部分的動態(tài)布局優(yōu)化策略進行研究。為了充分利用程序的時間局部性，本文提出時隙管理的方法，將程序執(zhí)行過程分成若干時隙，并根據(jù)不同時隙中指令Cache的命中次數(shù)、缺失次數(shù)以及指令頁的搬運成本等，建立系統(tǒng)能耗模型。以系統(tǒng)能耗模型為基礎(chǔ)，本文以系統(tǒng)能耗作為目標函數(shù)，將其

3、抽象為非線性最優(yōu)化的數(shù)學問題，利用整數(shù)非線性規(guī)劃對其進行求解，獲得每個時隙內(nèi)最有優(yōu)化價值的指令頁。借助虛存管理機制，在每個時隙開始時利用定時器中斷處理程序，將本時隙中有優(yōu)化價值的指令頁通過直接存儲器訪問(DMA)搬運到SPM中，并修改頁表項完成SPM緩沖地址空間的重映射，最終實現(xiàn)對程序指令段的動態(tài)優(yōu)化。
　　 本文依據(jù)上述設(shè)計對多個基準測試程序在不同的片上存儲器配置下的優(yōu)化進行了分析和對比。實驗結(jié)果表明，采用本文的優(yōu)化策略，使用