應(yīng)用于射頻集成電路的硅基螺旋電感研究.pdf

1、隨著通信技術(shù)和硅工藝的飛速發(fā)展，CMOS射頻集成電路（RFICs）成為研究熱點。作為射頻集成電路的關(guān)鍵元件-片上電感，與傳統(tǒng)的分立電感相比，具有噪聲小、功耗低和尺寸小的優(yōu)點。射頻模塊，如壓控振蕩器、低噪聲放大器、以及功率放大器等對片上電感有著廣泛的需求。但由于硅襯底的損耗，硅基電感品質(zhì)因數(shù)（Q值）的提高受到限制。本論文依托電磁場有限元分析方法，研究了影響硅基電感性能的因素，并在此基礎(chǔ)上提出了適用于超寬帶射頻集成電路的電感新結(jié)構(gòu)。本文的主

2、要研究內(nèi)容如下：
　　 首先詳細介紹了硅基平面螺旋電感的基本理論，主要性能指標(biāo)及損耗機制。研究了電感的形狀、幾何參數(shù)，電感材料參數(shù)，硅襯底電導(dǎo)率、隔離層材料、隔離層厚度對電感值L、電感品質(zhì)因數(shù)Q值以及自諧振頻率的影響。最后針對應(yīng)用于射頻集成電路的電感給出了幾個設(shè)計原則。
　　 其次針對如何降低電感線圈的損耗，提出了線寬與間距漸變的線圈優(yōu)化結(jié)構(gòu)。由于電感的磁場分布是由外圈向內(nèi)圈逐漸增強，本文提出了電感線圈的優(yōu)化結(jié)構(gòu)來減小線

3、圈損耗，該結(jié)構(gòu)的線圈寬度從外圈向內(nèi)圈漸縮、間距漸擴。由于內(nèi)圈的磁場強度大，選用小的電感線寬和大的電感間距來減小磁場損耗和降低鄰近效應(yīng)；外圈的磁場強度較小，因此選用大的電感線寬和小的電感間距來減小歐姆損耗和芯片而積。
　　 另外在襯底與線圈之間加入圖形化接地保護結(jié)構(gòu)（PGS）減小襯底損耗，達到提高電感性能的目的。襯底損耗主要是由襯底的感應(yīng)渦流所引發(fā)的，因此為了減小襯底的感應(yīng)渦流，本文提出了由多品硅構(gòu)成的、與線圈電流方向成正交的柵狀

4、PGS結(jié)構(gòu)。該結(jié)構(gòu)一方面切斷了襯底感應(yīng)出的渦流電流，另一方面減小了線圈所產(chǎn)生的磁感線對襯底的滲透，降低了襯底損耗。
　　 最后提出了將上述兩種分別針對線圈損耗和襯底損耗優(yōu)化的結(jié)構(gòu)組合起來的新型電感結(jié)構(gòu)。該電感結(jié)構(gòu)不僅占用芯片面積小、與標(biāo)準(zhǔn)CMOS工藝相兼容，而且Qmax高達24.2，比常規(guī)電感提高了近67％，自諧振頻率高于1.5GHz，在超寬帶頻帶范圍內(nèi)電感值穩(wěn)定在2～3nH。結(jié)果證明了新型電感結(jié)構(gòu)能夠有效降低損耗，使電感性能得