“CoStar”DSP的物理設(shè)計(jì)及信號(hào)完整性問(wèn)題解決方案.pdf

1、該論文首先介紹了國(guó)內(nèi)外半導(dǎo)體工藝水平和集成電路設(shè)計(jì)方法的發(fā)展歷史及研究現(xiàn)狀,從中國(guó)當(dāng)前集成電路產(chǎn)業(yè)的發(fā)展與世界先進(jìn)水平存在差距的實(shí)際出發(fā),提出了發(fā)展中國(guó)集成電路產(chǎn)業(yè)必須要解決的關(guān)鍵問(wèn)題之一,即解決深亞微米超大規(guī)模集成電路設(shè)計(jì)中,由特征尺寸的縮小和芯片面積的增大帶來(lái)的互連線延遲和信號(hào)完整性為主的深亞微米效應(yīng).該論文針對(duì)深亞微米VLSI設(shè)計(jì)中出現(xiàn)的互連線延遲和信號(hào)完整性問(wèn)題,首先分析了互連線延遲對(duì)電路性能的影響以及其影響因素,并進(jìn)行了互連線

2、的建模和寄生參數(shù)提取的分析;然后研究了信號(hào)完整性出現(xiàn)的原因及其內(nèi)容,提出了優(yōu)化互連線延遲和解決信號(hào)完整性問(wèn)題的具體措施.并將這些措施成功應(yīng)用于一種高性能嵌入式DSP芯片物理設(shè)計(jì)之中,完成了整個(gè)DSP芯片的物理設(shè)計(jì),經(jīng)過(guò)所有驗(yàn)證達(dá)到了預(yù)定的設(shè)計(jì)目標(biāo),現(xiàn)已流片.文章中采用的深亞微米物理設(shè)計(jì)流程主要包括:版圖規(guī)劃、預(yù)布局布線、時(shí)序和擁塞度驅(qū)動(dòng)的布局、建立時(shí)鐘樹(shù)、布局優(yōu)化、布線和電路驗(yàn)證等步驟.該論文的主要貢獻(xiàn)包括:1)建立了一套將邏輯綜合與布