Si-SOI MMIC無源器件研究.pdf

1、隨著微波通訊技術的迅速發(fā)展，人們對通訊設備的要求也越來越高。體積小，重量輕，可靠性高，穩(wěn)定性好等優(yōu)點使得微波單片集成電路(MMIC)在微波通訊領域逐漸取代了傳統的波導系統和混合集成電路。最近幾年，深亞微米CMOS工藝逐漸成熟，使用CMOS工藝制備的片上集成電路的性能也不斷得到提高。 在無線通訊對CMOS射頻集成電路需求的大背景下，本論文圍繞著射頻集成電路必不可缺少的、有多種應用的無源器件一共面波導和平面螺旋電感進行大量的研究，發(fā)

2、現由于體硅工藝襯底電阻率低、寄生大，使得片上共面波導的損耗過大、集成電感的品質因數和自諧振頻率難于提高。而SOI材料(被稱為21世紀的硅材料)采用低摻雜襯底結構可以抑制鏡像電流，減小襯底能量損失，會大大降低片上元件的傳輸損耗。 論文在硅和SOI襯底上進行了大量的實驗研究，得出了一些結論。主要的研究工作如下： 1.研究了不同襯底上共面波導(CPW)的損耗特性。實驗結果表明：采用SOI(20Ω·cm)和硅(20Ω·cm)做襯

3、底的共面波導傳輸線，其損耗前者比后者有明顯的減少；而在硅(20Ω·cm)上沉積1μmSiO2并制備CPW，其損耗也大大降低；采用高阻SOI(1000Ω·cm)制備的CPW在2GHz損耗僅為0.13dB/mm；在低阻硅上采用地屏蔽技術制作的CPW在整個頻段內的損耗可與高阻SOI襯底上相比擬。 2.在大量文獻調研的基礎上，總結了集成電感的研究現狀與進展，詳細介紹了集成電感的結構和模型，分析了集成電感值和Q值的意義。并利用三維電磁場仿

4、真軟件HFSS仿真了寄生效應對集成電感品質因數的影響。 3.在硅(0.5Ω·cm)和SOI(0.5Ω·cm和20Ω·cm)襯底上制作了2種類型的集成電感，并嘗試在硅襯底上采用地屏蔽技術以降低集成電感的襯底損耗。測試其S參數，并采用去嵌入(De_embedding)的方法去除了集成電感測試中焊盤對測試結果的影響，得出集成電感真實的S參數，并對測試結果進行了詳細的分析，驗證了仿真結果的同時也得出了一些有用的結論：地屏蔽技術可以降低集