YAK SOC芯片的物理設(shè)計(jì)研究.pdf

1、隨著集成電路特征尺寸進(jìn)入深亞微米階段，超大規(guī)模集成電路（VLSI）中各種互聯(lián)效應(yīng)的影響已經(jīng)變得越來重要?；ヂ?lián)線延時(shí)（Interconnect delay）、串?dāng)_效應(yīng)（Crosstalk Effect）、電壓降效應(yīng)（IR-Drop）、電子遷移效應(yīng)（EM Effect）和天線效應(yīng)（Process Antenna Effect）等問題已經(jīng)成為了物理設(shè)計(jì)的瓶頸，制約著集成電路的發(fā)展。
　　 本文針對(duì)上述5種互聯(lián)效應(yīng)的起因、危害和解決方法

2、進(jìn)行了深入的研究，并在互聯(lián)線延時(shí)和串?dāng)_方面提出了自己的修復(fù)和預(yù)防措施。這些修復(fù)和預(yù)防措施成功地應(yīng)用到Y(jié)AK SOC芯片的物理設(shè)計(jì)中，并保證了芯片時(shí)序驅(qū)動(dòng)下的持續(xù)收斂和完備的可制造性。
　　 本文提出了深亞微米條件下YAK SOC芯片的邏輯綜合、物理實(shí)現(xiàn)和驗(yàn)證的流程。對(duì)標(biāo)準(zhǔn)單元布局、IO布局、時(shí)鐘樹綜合、布線等重要的步驟給出了詳細(xì)的分析，最終成功完成了YAK SOC芯片的物理設(shè)計(jì)。設(shè)計(jì)得到的GDSⅡ版圖文件，經(jīng)過驗(yàn)證，滿足時(shí)序要求