時(shí)分交替ADC系統(tǒng)偏置、增益失配校準(zhǔn)算法的研究與FPGA實(shí)現(xiàn).pdf

1、隨著現(xiàn)代通信技術(shù)與數(shù)字信號(hào)處理技術(shù)的不斷發(fā)展，系統(tǒng)對(duì)信號(hào)帶寬的要求持續(xù)快速地增加。但隨著CMOS集成電路工藝技術(shù)的提高，工藝特征尺寸不斷減小，電源電壓不斷降低，信號(hào)輸入范圍不斷減小，為保持相同的信噪比，必須降低電路的熱噪聲和電容，從而導(dǎo)致單片單工藝的ADC無(wú)法同時(shí)滿足系統(tǒng)高速和高精度要求。為同時(shí)實(shí)現(xiàn)高速高精度的采樣，時(shí)分交替ADC系統(tǒng)受到了越來(lái)越多的關(guān)注，并成為了未來(lái)的一個(gè)發(fā)展趨勢(shì)。
　　時(shí)分交替ADC系統(tǒng)通過(guò)采用M片低速高精度的

2、ADC交替地并行采樣，將系統(tǒng)的數(shù)據(jù)轉(zhuǎn)換速率提高到單片ADC的M倍且精度保持不變。然而，由于生產(chǎn)工藝的原因，時(shí)分交替ADC系統(tǒng)各通道的ADC之間存在偏置、增益和時(shí)鐘等多種失配，使得系統(tǒng)動(dòng)態(tài)性能顯著下降，不能有效地工作。因此，需要對(duì)時(shí)分交替ADC系統(tǒng)進(jìn)行通道失配校準(zhǔn)，減小甚至是消除失配，從而提升系統(tǒng)的動(dòng)態(tài)性能。
　　本論文首先分析了通道間各種失配產(chǎn)生的原因以及推導(dǎo)了各種失配對(duì)系統(tǒng)動(dòng)態(tài)性能的影響。接著對(duì)現(xiàn)有的一些失配校準(zhǔn)算法做了總結(jié)，分

3、析了各自的優(yōu)缺點(diǎn)。在此基礎(chǔ)之上，重點(diǎn)研究了基于LMS算法的偏置、增益失配的自適應(yīng)校準(zhǔn)算法，并做了大量的仿真驗(yàn)證以及定點(diǎn)仿真，仿真結(jié)果表明此自適應(yīng)校準(zhǔn)算法能夠有效地校準(zhǔn)時(shí)分交替ADC系統(tǒng)的各項(xiàng)通道失配，提升系統(tǒng)的性能。
　　最后，本論文基于ALTERA公司的Stratix Ⅲ系列FPGA設(shè)計(jì)實(shí)現(xiàn)了偏置、增益失配自適應(yīng)校準(zhǔn)電路以及基于CyclonⅡ和Stratix Ⅲ系列FPGA設(shè)計(jì)實(shí)現(xiàn)了高速LVDS接口電路，搭建了測(cè)試平臺(tái)，實(shí)現(xiàn)了兩