多核SoC中多線程包處理單元異步存儲訪問技術(shù)研究.pdf

1、隨著互連網(wǎng)絡(luò)應(yīng)用的普及和多樣性,網(wǎng)絡(luò)數(shù)據(jù)流量呈現(xiàn)指數(shù)級的爆炸性增長,網(wǎng)絡(luò)路由設(shè)備也在飛速地更新發(fā)展,基于異構(gòu)多核結(jié)構(gòu)的網(wǎng)絡(luò)處理器已經(jīng)成為核心路由設(shè)備的關(guān)鍵芯片。
　　 為了解決網(wǎng)絡(luò)處理器中多個(gè)包處理單元對分布式共享的外部存儲體的訪問效率對包處理效率的影響問題,本文在研究了多核體系結(jié)構(gòu)中多線程包處理單元的處理特點(diǎn),以及包處理單元對外部存儲單元訪問等方面問題之后,提出了通過采用異步存儲訪問機(jī)制的方法解決處理器和存儲器性能之間的“存儲

2、器墻”問題。首先根據(jù)外部訪問流程提出了異步存儲訪問機(jī)制,之后給出了訪問機(jī)制中重要模塊的定義和設(shè)計(jì):指令的定義、60位命令的定義、信號事件的概念；異步訪問指令在5級流水的包處理單元中的執(zhí)行過程和命令FIFO的設(shè)計(jì)；多核情況下6個(gè)包處理單元和外部單元之間的命令總線仲裁器仲裁策略的設(shè)計(jì)；數(shù)據(jù)傳輸過程,包括SRAM／FBI單元共享SRAM數(shù)據(jù)總線和SRAM傳輸寄存器通信的奇,偶周期解決方法；最后總結(jié)執(zhí)行的情況給出了異步存儲訪問的執(zhí)行步驟。