實(shí)時(shí)操作系統(tǒng)硬件加速器SoC系統(tǒng)的深亞微米ASIC實(shí)現(xiàn).pdf

1、本文主要研究基于32位開源微處理器OR1200的實(shí)時(shí)操作系統(tǒng)硬件加速器SoC系統(tǒng)的優(yōu)化設(shè)計(jì)及ASIC實(shí)現(xiàn)，對(duì)設(shè)計(jì)中的FPGA原型轉(zhuǎn)換方法，邏輯綜合、形式驗(yàn)證與靜態(tài)時(shí)序分析流程，布局布線、電源網(wǎng)絡(luò)分析與設(shè)計(jì)方法，時(shí)鐘樹的設(shè)計(jì)及物理驗(yàn)證方法做了分析與討論，并在此基礎(chǔ)上完成實(shí)時(shí)操作系統(tǒng)硬件加速器SoC系統(tǒng)的后端實(shí)現(xiàn)工作。
　　實(shí)時(shí)操作系統(tǒng)硬件加速器的SoC系統(tǒng)，以wishbone總線互連規(guī)范集成開源32位微處理器OR1200、自主研發(fā)的

2、實(shí)時(shí)操作系統(tǒng)硬件加速器RTA、片外NOR Flash接口、SDRAM控制器、SD卡接口、SPI Master控制器、UART控制器、AES加解密模塊、網(wǎng)絡(luò)接口與GPIO控制器。
　　在ASIC實(shí)現(xiàn)過程中首先完成了基于FPGA的SoC系統(tǒng)原型的優(yōu)化工作，采用二級(jí)總線結(jié)構(gòu)，從系統(tǒng)架構(gòu)上為系統(tǒng)的低功耗設(shè)計(jì)提出解決方案，同時(shí)為系統(tǒng)后續(xù)開發(fā)升級(jí)提供了更多的應(yīng)用擴(kuò)展接口；在后端物理實(shí)現(xiàn)中，形式驗(yàn)證、動(dòng)態(tài)仿真、靜態(tài)時(shí)序分析相互補(bǔ)充，保證每個(gè)階段

3、轉(zhuǎn)化的一致性；在電源網(wǎng)絡(luò)部分，提出采用雙電源環(huán)及雙電源條的策略來(lái)進(jìn)行芯片的電源網(wǎng)絡(luò)的具體實(shí)施，避免了在物理驗(yàn)證中DRC對(duì)線寬檢查違例的slot修復(fù)，提高了系統(tǒng)芯片供電網(wǎng)絡(luò)的穩(wěn)定性。
　　實(shí)時(shí)操作系統(tǒng)硬件加速器SoC芯片采用SMIC0.18um1P6M工藝，IO工作電壓3.3V，核心工作電壓1.8V，核心工作頻率100MHz，綜合后芯片規(guī)模約為100萬(wàn)門，MPW流片面積2.5mmx5mm。芯片從SMIC（中芯國(guó)際）成功流片，采用QF