基于FPGA的硬件實(shí)時(shí)操作系統(tǒng)設(shè)計(jì).pdf

1、實(shí)時(shí)操作系統(tǒng)由于其調(diào)度的實(shí)時(shí)性、響應(yīng)時(shí)間的可確定性、系統(tǒng)高度的可靠性等特點(diǎn)，被越來(lái)越多地應(yīng)用在汽車(chē)電子、航空航天和工業(yè)控制等眾多領(lǐng)域。但是，已有的實(shí)時(shí)操作系統(tǒng)內(nèi)核是加在應(yīng)用程序中的軟件，它不僅增加了存儲(chǔ)空間的用量，而且增加了應(yīng)用程序的額外負(fù)荷。尤其在實(shí)時(shí)性較強(qiáng)的場(chǎng)合，操作內(nèi)核的大小與應(yīng)用程序的執(zhí)行速度構(gòu)成了一對(duì)矛盾，亟待解決。針對(duì)實(shí)時(shí)操作系統(tǒng)的開(kāi)銷(xiāo)導(dǎo)致應(yīng)用程序可執(zhí)行性降低的問(wèn)題，提出基于FPGA的硬件實(shí)時(shí)操作系統(tǒng)設(shè)計(jì)方案，即將實(shí)時(shí)操作系

2、統(tǒng)內(nèi)核硬化到FPGA上作為獨(dú)立的模塊與處理器并行執(zhí)行。建立由輸入/輸出寄存器、中斷控制器和實(shí)時(shí)操作系統(tǒng)主要功能模塊組成的硬件實(shí)時(shí)操作系統(tǒng)總體結(jié)構(gòu)。確定其工作過(guò)程：通過(guò)數(shù)據(jù)總線把相應(yīng)的參數(shù)和命令發(fā)送到指定硬件單元電路的輸入寄存器中，再由硬件邏輯電路進(jìn)行相應(yīng)的處理，處理結(jié)果送到輸出寄存器中以供CPU讀取。
　　 本文以u(píng)C/OS-II實(shí)時(shí)操作系統(tǒng)為研究對(duì)象，根據(jù)硬件邏輯電路的并行性特點(diǎn)，修改已有的uC/OS-II中由軟件實(shí)現(xiàn)的數(shù)據(jù)結(jié)

3、構(gòu)，搭建各個(gè)功能模塊的硬件邏輯結(jié)構(gòu)，應(yīng)用VHDL硬件語(yǔ)言描述各個(gè)功能模塊，并在ISE8.2軟件環(huán)境下進(jìn)行了仿真驗(yàn)證。本文主要設(shè)計(jì)并實(shí)現(xiàn)了任務(wù)管理模塊的硬件邏輯電路，通過(guò)設(shè)計(jì)基于片內(nèi)寄存器的任務(wù)控制塊TCB（Task Control Block）及基于組合電路的任務(wù)調(diào)度器，充分發(fā)揮了多任務(wù)潛在的并行性；設(shè)計(jì)并實(shí)現(xiàn)了簡(jiǎn)單的中斷任務(wù)管理模塊的硬件邏輯電路，將外部的中斷請(qǐng)求作為中斷任務(wù)，并享有高于普通任務(wù)的優(yōu)先級(jí)分配權(quán)，當(dāng)外部中斷到來(lái)時(shí)，相應(yīng)的