三維堆疊封裝芯片中的電感耦合互聯(lián)干擾及應(yīng)對機制研究.pdf

1、三維芯片堆疊封裝是一種能大幅提升片上系統(tǒng)(SoC)集成度的封裝技術(shù)，是芯片設(shè)計技術(shù)和系統(tǒng)集成技術(shù)的重要發(fā)展方向。芯片間的互聯(lián)技術(shù)是三維堆疊封裝中的關(guān)鍵技術(shù)，其性能將直接影響整個堆疊系統(tǒng)的性能。電感耦合互聯(lián)技術(shù)具有低成本、高可靠性、高速度等特點，同時也具有很好的設(shè)計靈活性,而要提高電感耦合互聯(lián)的性能，首先需要解決電感耦合的干擾問題。
　　本文首先介紹了電感耦合無線互聯(lián)的通信原理，包括芯片堆疊的三維結(jié)構(gòu)和收發(fā)電路。選取了合適的片上電感

2、物理模型，改進了Greenhouse法，使之適用于片上多層電感，對電感的自感和互感進行了計算，從而得到了電感耦合系數(shù)。然后從電感的耦合系數(shù)出發(fā)，對通道間干擾機制進行深入研究，分析電感尺寸、工藝和設(shè)計參數(shù)與干擾之間的相互關(guān)系，建立準(zhǔn)確的干擾分析模型，為干擾降低研究提供基礎(chǔ)。通過該模型可以計算得到一個使電感耦合系數(shù)最小化的距離，當(dāng)電感通道按該間距排列時，相鄰?fù)ǖ篱g的干擾可達最小。針對電感通道數(shù)量較多時，即使在該距離下干擾仍然嚴(yán)重的情況，本文