10bit 100MSPS Pipeline ADC關(guān)鍵電路模塊的研究與設(shè)計(jì).pdf

1、人類生活的真實(shí)世界都是一些模擬的物理量,而現(xiàn)代科技的發(fā)展,數(shù)字處理技術(shù)越來越成熟。由于數(shù)字處理有許多優(yōu)點(diǎn),所以一般人們都希望用數(shù)字技術(shù)來處理真實(shí)的物理量,而這就需要先把真實(shí)世界中的模擬量轉(zhuǎn)換為數(shù)字量。模數(shù)轉(zhuǎn)換器(Analog-to-digital converter,ADC)就是連接真實(shí)世界和離散的數(shù)字運(yùn)算領(lǐng)域的關(guān)鍵元件之一。相比較其它種類的模數(shù)轉(zhuǎn)換器,流水線式模數(shù)轉(zhuǎn)換器(Pipeline ADC)不僅可以保證高速的工作,也可以實(shí)現(xiàn)8位

2、以上的分辨率,因而成為高速、高精度模數(shù)轉(zhuǎn)換器的主流。本文針對10bit100MSPSPipeline ADC的設(shè)計(jì)技術(shù)進(jìn)行研究,分析了Pipeline ADC中的誤差來源和非理想的因素,提出了1.5位/級的系統(tǒng)結(jié)構(gòu)。在此基礎(chǔ)上以CSMC公司的0.18μm1P6M CMOS混合信號工藝對10bit100MSPS PipelineADC中的采樣保持電路、流水線轉(zhuǎn)換電路及時(shí)鐘產(chǎn)生電路等關(guān)鍵電路模塊進(jìn)行設(shè)計(jì)。具體如下:
　　 (1)設(shè)計(jì)

3、完成電容翻轉(zhuǎn)式的采樣保持電路(sample-and-hold)從而獲取高速的前端采樣,應(yīng)用下極板采樣技術(shù)減小電荷注入和時(shí)鐘饋通效應(yīng);設(shè)計(jì)了柵壓自舉開關(guān)提高了采樣的線性度,利用增益自舉技術(shù)設(shè)計(jì)完成用于采樣保持電路和第一級余量增益電路(Multiplying Digital-Analog Converter,MDAC)的全差分高速高增益跨導(dǎo)運(yùn)算放大器(OTA)。
　　 (2)設(shè)計(jì)完成10bit100MSPS Pipeline ADC

4、中第一級流水線轉(zhuǎn)換電路,包括1.5位/級的子ADC電路和余量增益電路(Multiplying Digital-Analog Converter,MDAC)。采用了動(dòng)態(tài)比較器來降低每個(gè)流水級的功耗;利用柵壓自舉采樣開關(guān)和底極板采樣技術(shù)減少時(shí)鐘饋通和電荷注入效應(yīng)。
　　 (3)設(shè)計(jì)完成10bit100MSPS Pipeline ADC中時(shí)鐘產(chǎn)生電路、基準(zhǔn)電壓、偏置電流源等輔助模塊。利用延遲鎖相環(huán)路產(chǎn)生兩相不交疊的主時(shí)鐘和其輔助時(shí)鐘。

5、利用高階溫度補(bǔ)償技術(shù)降低帶隙基準(zhǔn)的溫漂系數(shù),完成為ADC系統(tǒng)提供比較電壓和偏置電流的高精度低溫漂的帶隙基準(zhǔn)源(Bandgap)。
　　 本文對所設(shè)計(jì)的電路模塊進(jìn)行了版圖的設(shè)計(jì)和后仿真,后仿真結(jié)果表明,采樣保持電路的信噪失真比(SNDR)為78.8dB,有效位數(shù)(ENOB)為12.8位,無雜散動(dòng)態(tài)范圍(SFDR)為79.6dB;子ADC電路完成了本級的數(shù)模轉(zhuǎn)換功能;余量增益電路完成采樣保持、減法和2倍增益放大的功能。所設(shè)計(jì)的電路模