10bit超低功耗SAR ADC設(shè)計.pdf

1、逐次逼近型(SAR) ADC由于其結(jié)構(gòu)簡單、功耗低、易集成等優(yōu)點，廣泛應(yīng)用于傳感網(wǎng)絡(luò)、生物芯片等低功耗領(lǐng)域。SAR ADC中的功耗主要來源于三部分：DAC電容陣列、數(shù)字控制邏輯以及比較器部分。本文以設(shè)計一款10bit200KSPS超低功耗SAR ADC為目標(biāo)，從比較器、DAC電容陣列兩方面提出降低功耗的優(yōu)化方法。
　　基于10bit超低功耗SAR ADC的應(yīng)用需求，本文提出一種基于二進制加權(quán)電容DAC陣列的動態(tài)比較器失調(diào)校準(zhǔn)技術(shù)，

2、并基于65納米CMOS工藝設(shè)計實現(xiàn)了一款低功耗低失調(diào)動態(tài)比較器。基于版圖數(shù)據(jù)的模擬仿真結(jié)果表明，在1.2V的工作電壓下，該校準(zhǔn)技術(shù)可以將失調(diào)電壓降低至0.25mV以內(nèi)，功耗為0.33μW，功耗開銷增大57％。雖然功耗略有增大，但這樣的開銷是值得的。
　　此外，本文提出一種帶錯誤補償機制的兩級電容開關(guān)時序方案，并基于65納米CMOS工藝設(shè)計實現(xiàn)了兩款SAR ADC，一種基于Switchback開關(guān)時序方案，一種基于兩級電容開關(guān)時序方