高速低功耗SAR ADC的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在科學(xué)技術(shù)快速發(fā)展的今天，人們需要處理的信息越來(lái)越多。數(shù)字信號(hào)處理方式相對(duì)于模擬信號(hào)處理方式，有著更高的可靠性以及需要更低的成本，以至于數(shù)字信號(hào)處理已成為信號(hào)處理的主流方式。然而自然界中的物理信號(hào)，諸如聲音、力、溫度、光、電等信號(hào)，都是模擬信號(hào)。故而若想要利用數(shù)字信號(hào)處理方式來(lái)處理這些模擬信號(hào)，就需要先將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。如此，模擬信號(hào)到數(shù)字信號(hào)的轉(zhuǎn)換接口—模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC

2、)登上舞臺(tái)，并起著關(guān)鍵性的作用。ADC的種類很多，它們的優(yōu)勢(shì)及適用的場(chǎng)合各不相同。在無(wú)線通信網(wǎng)絡(luò)及數(shù)字電視等對(duì)ADC速度、精度要求不是特別高的領(lǐng)域，逐次逼近型ADC(SAR ADC)因其面積小、功耗低等特性而占據(jù)優(yōu)勢(shì)。近年來(lái)，隨著CMOS工藝的不斷精進(jìn)，芯片的集成度越來(lái)越高，但同時(shí)要求的工作電壓也越來(lái)越低，這就使得模擬集成電路的設(shè)計(jì)難度不斷增加。同時(shí)對(duì)低功耗的要求，特別是對(duì)移動(dòng)設(shè)備中的芯片功耗要求，也越來(lái)越高。
　　本文的主要研究

3、目標(biāo)是設(shè)計(jì)一款速度、精度及功耗折中較好的ADC?；谇叭说墓ぷ鳎疚母倪M(jìn)設(shè)計(jì)了一款10比特50MS/s采樣率，功耗為180μW的異步SAR ADC。為了提升速度，本文采用了子分區(qū)法的實(shí)現(xiàn)方式，將ADC分為粗量化器（Coarse ADC，簡(jiǎn)記為CADC）和細(xì)量化器(Fine ADC，簡(jiǎn)記為FADC)兩個(gè)部分。對(duì)于較高精度的SARADC來(lái)說(shuō)，反饋數(shù)模轉(zhuǎn)換器(Digital-to-Analog converter, DAC)延時(shí)成為整個(gè)ADC

4、工作速度的主要限制因素，而導(dǎo)致DAC延時(shí)大的主要原因是其最高幾位的大電容需要很長(zhǎng)的時(shí)間來(lái)充放電。通過(guò)子分區(qū)法實(shí)現(xiàn)的SAR ADC，輸出高位部分和低位部分的轉(zhuǎn)換電路相對(duì)獨(dú)立，從而可以避免傳統(tǒng)結(jié)構(gòu)中DAC大的延時(shí)對(duì)整體速度的影響。與現(xiàn)有子分區(qū)ADC不同的是，本文設(shè)計(jì)中CADC和FADC都選擇了相對(duì)于其他ADC結(jié)構(gòu)有更低功耗的SAR結(jié)構(gòu)來(lái)實(shí)現(xiàn)，而沒(méi)有選用Flash結(jié)構(gòu)。對(duì)于FADC，其反饋數(shù)模轉(zhuǎn)換器(DAC)綜合了多種技術(shù)，包括分段式電容陣列

5、、單調(diào)開(kāi)關(guān)切換方式和增加冗余位等，以提升其速度和降低功耗。而對(duì)于CADC，則選用了多比較器的SAR結(jié)構(gòu)來(lái)實(shí)現(xiàn)。因?yàn)槎啾容^器結(jié)構(gòu)的SAR ADC幾乎不需要什么數(shù)字控制邏輯，從而CADC的轉(zhuǎn)換速度基本上只由比較器延時(shí)及DAC延時(shí)決定;同時(shí)，數(shù)字邏輯功耗也可以大大降低。
　　設(shè)計(jì)在TSMC130nm CMOS工藝下完成并成功流片，測(cè)試結(jié)果表明本設(shè)計(jì)在1V電源電壓下，采樣速度可以達(dá)到50MS/s，相應(yīng)的信噪失真比(Signal toNoi