一種應(yīng)用于RFID的低功耗SAR ADC的設(shè)計.pdf

1、隨著射頻識別(Radio Frequency Identification,RFID)技術(shù)的日臻成熟，并與傳感器技術(shù)結(jié)合的設(shè)計不斷發(fā)展，使得RFID在生物醫(yī)療、物聯(lián)網(wǎng)、高端制造、實時物流鏈管理等領(lǐng)域有著更加廣泛的應(yīng)用前景。設(shè)計一個具有低功耗、小面積和高精度特性的SAR ADC是構(gòu)建具有感知對象的環(huán)境信息的RFID系統(tǒng)的關(guān)鍵。
　　本文通過對SAR ADC系統(tǒng)的研究與分析，基于SMIC0.18μm CMOS工藝，設(shè)計了一種應(yīng)用于RF

2、ID的9位40KS/s的電荷再分配逐次逼近模數(shù)轉(zhuǎn)換器(charge redistribution successive approximation analog-to-digital Converter,CR-SAR ADC)。根據(jù)共模電壓切換策略以及電壓平移技術(shù)，提出了一種新型DAC開關(guān)切換方案。在最高位及次高位的判斷中均不需要切換電容陣列中的開關(guān)，相比于傳統(tǒng)型，在電容陣列的動態(tài)功耗消耗上降低了98.4％，在單位電容數(shù)量上減少了75%

3、。使用Matlab分別對理想的和電容失配的系統(tǒng)建模，驗證了該方案的可行性。運用了CMOS互補開關(guān)作為采樣電路從而有效提高了精度。設(shè)計了對主電容陣列中最高位電容校準(zhǔn)的方案。實現(xiàn)了調(diào)節(jié)輸出負(fù)載電容對動態(tài)比較器的輸入失調(diào)電壓進(jìn)行校正的方法。采用了Verilog同步時序邏輯，完成了SAR數(shù)字邏輯控制電路的構(gòu)建。
　　利用Cadence對SAR ADC系統(tǒng)電路進(jìn)行仿真，結(jié)果表明無雜散動態(tài)范圍SFDR為69.06dB，信噪失真比SNDR為54