一種16位SAR ADC的設(shè)計(jì).pdf

1、電子系統(tǒng)設(shè)計(jì)已進(jìn)入片上系統(tǒng)SOC階段，即在單個(gè)硅片上集成各種電路功能模塊，包括數(shù)字和模擬的模塊，以實(shí)現(xiàn)完整的系統(tǒng)功能。模數(shù)轉(zhuǎn)換器是對(duì)自然界中的物理信號(hào)進(jìn)行數(shù)字化處理的入口部件，它的性能及制作方式直接影響到進(jìn)行數(shù)字信號(hào)處理的物理信號(hào)的范圍及其處理成本，因此ADC是一個(gè)非常重要的單元電路。在相當(dāng)多的應(yīng)用場合，ADC與數(shù)字部分電路常需共用同一個(gè)襯底，周圍環(huán)境噪聲很大，所以盡量避免轉(zhuǎn)換器受到交叉干擾至關(guān)重要。此外，從成本及日益增多的可攜帶式設(shè)備

2、考慮，也對(duì)模數(shù)轉(zhuǎn)換器的芯片面積和功耗提出了嚴(yán)格的要求，同時(shí)也要求盡量不進(jìn)行額外的物理修正，這些無疑都增加了ADC的設(shè)計(jì)難度。隨著應(yīng)用范圍的拓展和對(duì)系統(tǒng)性能指標(biāo)要求的不斷提高，發(fā)展迅猛的SOC設(shè)計(jì)對(duì)高精度低功耗的ADC需求非常迫切。因而設(shè)計(jì)更高性能的ADC是一項(xiàng)應(yīng)持續(xù)進(jìn)行的重要課題。 隨著半導(dǎo)體工藝技術(shù)的不斷提高，ADC圍繞著精度和速度兩個(gè)方而迅速發(fā)展，出現(xiàn)了雙積分型、閃速型、逐次逼近型、折迭插值型、二階型、過采樣型、流水線型、∑

3、-△型、混合型等多種結(jié)構(gòu)。不同結(jié)構(gòu)的ADC的應(yīng)用領(lǐng)域和優(yōu)缺點(diǎn)也不完全相同，對(duì)于便攜式或者電池供電的電子設(shè)備，要求比較低的供電電壓和功耗，逐次逼近模數(shù)轉(zhuǎn)換器具有中等轉(zhuǎn)換速度和精度、小功耗、小面積特點(diǎn)，必然成為首選。本論文設(shè)計(jì)了一個(gè)16位的電荷重分布式逐次逼近模擬數(shù)字轉(zhuǎn)換器，完成了以下工作： 1、完成ADC全部的電路設(shè)計(jì)，并采用Spectre進(jìn)行電路仿真。該ADC達(dá)到的主要性能指標(biāo)為：在典型的工藝條件下，可達(dá)200KSPS的吞吐率，

4、轉(zhuǎn)換精度達(dá)16bit，最大耗散功率85mW，輸入范圍達(dá)±10V，片上集成時(shí)鐘、2.5V基準(zhǔn)和高速并行接口，完全達(dá)到了預(yù)期的目標(biāo)。 2、基于德國某生產(chǎn)線的0.6um BiCMOS工藝，完成整個(gè)電路的LAYOUT，通過ERC、DRC、LVS和人工檢查等一系列驗(yàn)證，并利用Hspice軟件完成后仿真，對(duì)版圖進(jìn)行了最大化的優(yōu)化。 3、根據(jù)精度要求和算法，給出了輸入電阻陣列、基準(zhǔn)電壓源、時(shí)鐘、電阻ROM陣列的中測(cè)方案，并給出了在現(xiàn)有

5、條件下取得的測(cè)試結(jié)果。 本設(shè)計(jì)為了達(dá)到16位的精度，對(duì)其核心部分的DAC采用了新型的級(jí)間電容耦合結(jié)構(gòu)。這樣既避免了大電容導(dǎo)致芯片尺寸過大，又使得電容匹配好。合適的耦合電容值，保證了各位間的權(quán)重關(guān)系，成功實(shí)現(xiàn)DA轉(zhuǎn)換。為了進(jìn)一步的保證精度，比較器也采用了三級(jí)構(gòu)成的全差分結(jié)構(gòu)，并盡可能的減小失調(diào)電壓的影響。另外，本設(shè)計(jì)采用了包含精確2.5V帶隙基準(zhǔn)源、帶自檢功能的片上時(shí)鐘在內(nèi)的高度集成的解決方案。目前該ADC已經(jīng)通過了MPW流片。