一種2-bit-cycle的高速低功耗SAR ADC的研究與設(shè)計(jì).pdf

1、近幾年，隨著無(wú)線通信系統(tǒng)以及以太網(wǎng)的發(fā)展，市場(chǎng)對(duì)于高速中等精度低功耗ADC(Analog-to-Digital Converter)的需求越來(lái)越大。全并行ADC雖然速度比較快，但是其硬件消耗隨著分辨率的增加呈現(xiàn)指數(shù)增長(zhǎng)，因此其一般適用于低分辨率的場(chǎng)合。其他結(jié)構(gòu)的ADC雖然功耗和面積比全并行ADC小，但是依舊難以滿足現(xiàn)代通信系統(tǒng)對(duì)于低功耗的要求。SAR ADC的功耗很低，但是其需要N個(gè)轉(zhuǎn)換周期來(lái)實(shí)現(xiàn)N位分辨率，這一特性限制了其速度。目前市

2、場(chǎng)上SAR ADC產(chǎn)品單通道采樣速度很少能達(dá)到上百M(fèi)。隨著現(xiàn)代工藝技術(shù)的發(fā)展，器件尺寸的不斷縮小以及器件速度的不斷提高使得高速SAR ADC成為可能。高速SAR ADC成為時(shí)下的研究熱點(diǎn)，國(guó)內(nèi)外很多頂尖團(tuán)隊(duì)均對(duì)此展開(kāi)研究，并且取得了一定的研究成果。許多新型的結(jié)構(gòu)和技術(shù)被提出來(lái)，比如：異步時(shí)鐘，冗余CDAC，多bit每轉(zhuǎn)換周期（multi-bit/cycle），時(shí)間交織SAR ADC，交替比較器結(jié)構(gòu)等等。
　　本研究采用一種新型的2

3、-bit/cycle的SAR ADC結(jié)構(gòu)，每個(gè)轉(zhuǎn)換周期輸出兩位數(shù)字碼，將SAR ADC的轉(zhuǎn)換速度提高將近一倍。利用分段電容結(jié)構(gòu)來(lái)減少電容數(shù)量，從而降低面積和功耗。電容分裂技術(shù)（split cap）的使用減少了共模電壓在版圖上的走線面積。柵壓自舉開(kāi)關(guān)不僅提高了開(kāi)關(guān)線性度，減小了ADC的諧波失真，而且消除了電荷注入效應(yīng)，提高了采樣速度。本課題摒棄了傳統(tǒng)的雙尾型比較器，運(yùn)用了改進(jìn)后的新型雙尾型比較器。和傳統(tǒng)的雙尾型比較器相比，新型雙尾型比較器

4、對(duì)于時(shí)序的要求大大降低，不僅能夠?qū)崿F(xiàn)高速比較，而且降低了噪聲和失調(diào)。自校準(zhǔn)技術(shù)不僅結(jié)構(gòu)簡(jiǎn)單，而且功耗很低，因?yàn)槠洳恍枰o態(tài)直流電流。異步邏輯的使用減少了時(shí)間冗余，提高了時(shí)間利用率，從而使得ADC可以實(shí)現(xiàn)更高的轉(zhuǎn)換速度。共質(zhì)心的版圖結(jié)構(gòu)減小了系統(tǒng)失配?；赟MIC55nm工藝和1.2V電源電壓完成了一個(gè)全差分2-bit/cycle SAR ADC的整體設(shè)計(jì)與仿真，其共模電壓為0.9V，差分輸入電壓范圍為-400mV~400mV。在500M