2023年全國碩士研究生考試考研英語一試題真題(含答案詳解+作文范文)_第1頁
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文檔簡介

1、高速模數(shù)轉換器(ADC)是數(shù)據(jù)采集系統(tǒng)的核心部分,也是影響數(shù)據(jù)采集系統(tǒng)精度和速度的重要因素。目前,實時信號處理機要求高速ADC采樣率盡可能接近中頻甚至射頻,從而盡量多的得到目標信息。因而,高速ADC的性能好壞會直接影響整個信號處理系統(tǒng)性能的好壞。在許多高速通信系統(tǒng),如超寬帶(UWB)、正交頻分復用(OFDM)等都需要模數(shù)轉換器將射頻信號轉化為數(shù)字信號方便后級基帶處理。在一些通信協(xié)議中,如802.15.4a WPAN(無線個人局域網通訊技

2、術)、802.15.6 WBAN(無線體域網)等,需要上GHz的帶寬。針對這些需求,近年來許多高速結構被提出。這其中逐次逼近型(SAR)模數(shù)轉換器(ADC)由于其電路大部分數(shù)字化的特性,可以很好獲益于半導體工藝的尺寸的降低。結合時間復用(Time-interleave)技術,逐次逼近型模數(shù)轉換器可以達到上GHz的采樣率并且同時保持較低的功耗,成為高速、中高精度應用中非常有競爭力的發(fā)展方向。
  本文主要研究高速低功耗SAR ADC

3、的設計。相對于其他高速轉換器的復雜結構,本文提出一種簡單的分段電容陣列高速低功耗結構。通過將電容陣列分為兩段,高權重碼字被使用小電容比較,從而大大加快電容型數(shù)模轉換器(DAC)建立速度。在分段電容陣列的基礎上,預量化-旁路翻轉方式被應用到分段電容陣列中,從而在原有結構高速的基礎上提高了其線性度和進一步降低功耗。本設計使用CMOS65 nm工藝設計實現(xiàn)。電路仿真結果顯示在1.2 V供電150 MS/s采樣率下,該設計有效位數(shù)為9.52 b

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