基于CORDIC算法的高速DDS的ASIC設(shè)計與實現(xiàn).pdf

1、隨著現(xiàn)代通信技術(shù)的飛速發(fā)展,對作為核心部件的頻率合成器的性能指標提出了越來越高的要求,而直接數(shù)字頻率合成(DDS)器具有輸出信號穩(wěn)定、分辨率高、相位連續(xù)以及可控制性好已成為了一種現(xiàn)代新型的頻率合成器。它是近幾年發(fā)展起來的一種全數(shù)字化頻率合成新技術(shù),通常由相位累加器、波形存儲ROM、數(shù)模轉(zhuǎn)換器和低通濾波器構(gòu)成,已在現(xiàn)在電子技術(shù)中廣泛應(yīng)用。
　　 DDS技術(shù)的關(guān)鍵是相-幅轉(zhuǎn)換結(jié)構(gòu),傳統(tǒng)的方法主要是采用ROM查找表法。由于受ROM容量

2、的限制,其性能的提高是很有限的,隨著集成電路工藝的發(fā)展,實時計算速度也在不斷提高,因此用實時計算方法-坐標旋轉(zhuǎn)計算機(CORDIC)算法代替對ROM的查表在實際應(yīng)用當中是可行的。
　　 本論文首先討論了傳統(tǒng)直接頻率合成器的工作原理和結(jié)構(gòu),并分析了CORDIC算法及實現(xiàn)結(jié)構(gòu),并用硬件描述語言(Verilog)對DDS中的相位累加器、調(diào)幅乘法器、簡易微控制器以及CORIDC結(jié)構(gòu)進行了前端RTL代碼的設(shè)計,并在Altera公司的Cyc

3、lone系列FPGA上進行原型驗證,采用Quartus2、Modelsim和Debussy進行了功能仿真。最后根據(jù)ASIC設(shè)計流程,采用TSMC0.18μmlP6M的數(shù)字標準單元庫進行設(shè)計,用Synopsys DC綜合工具將DDS的前端RTL代碼綜合成門級網(wǎng)表,用Primetime工具進行靜態(tài)時序分析,并用自動布局布線工具Astro后端版圖的物理實現(xiàn)工作,最后用版圖驗證工具Calibre進行DRC/LVS工作。
　　 所設(shè)計的D

4、DS電路具有以下特點:
　　 1.頻率控制字為32位,相位控制字為16位,幅度控制字為16位,頻率分辨率為0.05Hz,相位分辨力為2π/216,而且可與片外MCU進行通信來實現(xiàn)信號的頻率、相位、幅度的調(diào)節(jié)。
　　 2.在TSMC0.18μm工藝下,RTL前端代碼綜合出來的DDS電路構(gòu)能夠在200MHz的時鐘頻率下工作。
　　 3.由于沒有查找表ROM的存在,在版圖實現(xiàn)中,不用考慮數(shù)?；旌系膯栴},使DDS結(jié)構(gòu)具有