基于BIST的SRAM型FPGA測(cè)試技術(shù)研究.pdf

1、從生產(chǎn)者角度對(duì)FPGA測(cè)試技術(shù)進(jìn)行深入而全面的研究，是保證制造出高可靠性FPGA芯片的一個(gè)重要前提。鑒于此，本文重點(diǎn)討論了FPGA的測(cè)試問(wèn)題。首先對(duì)現(xiàn)有FPGA測(cè)試方法進(jìn)行分析，指出其存在的主要問(wèn)題：1、基于ATE的測(cè)試方法需要昂貴外部輔助測(cè)試設(shè)備，受芯片封裝引腳數(shù)量限制；2、基于BIST的分治法編程次數(shù)較多，進(jìn)行完全測(cè)試需要測(cè)試時(shí)間較長(zhǎng)。然后提出一種基于BIST的多資源聯(lián)合測(cè)試方法，該方法可以對(duì)FPGA芯片中互連資源和可編程邏輯資源同

2、時(shí)進(jìn)行測(cè)試。最后驗(yàn)證了其可行性。根據(jù)研究的深入和遞進(jìn)關(guān)系本文主要包含以下幾方面內(nèi)容：
　　1、針對(duì)上述問(wèn)題，以FPGA內(nèi)部資源中最小相同單元做為著眼點(diǎn)，采用一種不同于分治法的全新劃分方式，構(gòu)建出一組多資源聯(lián)合測(cè)試的故障模型。利用該組故障模型可以對(duì)FPGA的可編程邏輯資源和互連資源同時(shí)進(jìn)行測(cè)試。
　　2、提出一種可控的遍歷型測(cè)試向量設(shè)計(jì)方法。它可以在控制碼的控制下跳過(guò)對(duì)被測(cè)電路沒(méi)有貢獻(xiàn)的測(cè)試向量，僅產(chǎn)生能夠檢測(cè)被測(cè)電路故障的測(cè)

3、試向量序列，進(jìn)而達(dá)到減少測(cè)試時(shí)間、降低測(cè)試功耗的目的。
　　3、設(shè)計(jì)和實(shí)現(xiàn)了一種與BIST控制器緊密結(jié)合的輸出響應(yīng)分析器。它完全不同于傳統(tǒng)的基于線性反饋移位寄存器的輸出響應(yīng)分析設(shè)計(jì)方法，所需硬件開(kāi)銷和傳統(tǒng)方法一樣非常少，但傳統(tǒng)輸出響應(yīng)分析器設(shè)計(jì)方法僅能對(duì)故障進(jìn)行檢測(cè)，不能診斷其具體位置和類型。文中的輸出響應(yīng)分析器不但能檢測(cè)出故障，還能對(duì)故障進(jìn)行診斷。
　　4、以第1點(diǎn)中的故障模型為出發(fā)點(diǎn)，以第2、3點(diǎn)中的設(shè)計(jì)結(jié)果做為關(guān)鍵的組