基于FPGA的除法器的設(shè)計和實現(xiàn).pdf

1、本文以國家重大專項子課題(2008ZX05020-004)為依托,根據(jù)項目的需求和將來的發(fā)展需要,結(jié)合除法器設(shè)計領(lǐng)域新的理論與實踐進展,獨立完成了32位整數(shù)和單精度浮點數(shù)的除法運算。在整個設(shè)計過程中,首先對現(xiàn)有的除法算法進行了分析,然后選擇應(yīng)用較多的Digit Recurrence算法作為本設(shè)計的核心算法,對算法的商選擇部分進行重點分析,然后應(yīng)用到整數(shù)以及浮點數(shù)的除法運算當(dāng)中,在具體的實現(xiàn)上輔助其它的算法實現(xiàn)結(jié)果進行對比分析。通過實驗的

2、結(jié)果能夠從速度以及硬件資源上對不同算法進行評估。
　　 本設(shè)計在Digit Recurrence算法的商選擇部分進行了改進,拋棄了大量的多位比較器,在P-D圖上利用常數(shù)比較法避免了過程余數(shù)與除數(shù)的比較,商采用冗余表示格式,這樣使得處于關(guān)鍵路徑上的商選擇函數(shù)的時延大大降低,32位整數(shù)除法中最高工作頻率可以達到73MHZ,單精度浮點數(shù)除法中同樣利用P-D圖進行常數(shù)比較來獲得商值,最終的仿真結(jié)果顯示單精度浮點除法可以做到精確到小數(shù)點后