高性能CPU中除法器的設(shè)計.pdf

1、CPU的核心功能之一是實(shí)現(xiàn)基本算術(shù)運(yùn)算。在四則基本運(yùn)算中，除法在技術(shù)實(shí)現(xiàn)上具有較高的復(fù)雜性，所以硬件除法器的設(shè)計一般會成為CPU設(shè)計中的重點(diǎn)與難點(diǎn)。對于嵌入式CPU來說，其設(shè)計目標(biāo)更加關(guān)心成本的降低，使得其算術(shù)運(yùn)算單元在性能設(shè)計指標(biāo)上需要有較大的靈活性，從而使硬件占用較小的面積。本文以國家863項(xiàng)目為依托，根據(jù)項(xiàng)目的實(shí)際需求并結(jié)合除法器設(shè)計領(lǐng)域新的理論與實(shí)踐進(jìn)展，實(shí)現(xiàn)了兩種實(shí)用的整數(shù)除法器。第一種以低成本簡約化設(shè)計為著眼點(diǎn)，采用最基本的

2、基數(shù)-2算法，以標(biāo)準(zhǔn)加法器作為核心部件，輔以最低限度的硬件邏輯構(gòu)成數(shù)據(jù)通道，實(shí)現(xiàn)除法功能；第二種在前一種設(shè)計所采用的基本算法中引入中間數(shù)據(jù)的冗余表示形式，極大地提高了中間運(yùn)算的處理速度，使得一周期內(nèi)能做兩次基數(shù)-2加法的中間運(yùn)算，從而形成一種基數(shù)-4算法。與傳統(tǒng)的以ROM或PLA等存儲部件實(shí)現(xiàn)的基數(shù)-4除法器相比，這種以基數(shù)拆分的方式實(shí)現(xiàn)的基數(shù)-4除法器在不損失性能的前提下大幅降低了硬件結(jié)構(gòu)的復(fù)雜度。本文尾部的章節(jié)在兩種除法器設(shè)計的基礎(chǔ)