高性能流水線ADC中時鐘穩(wěn)定電路的設計.pdf

1、隨著數字信號處理技術及通信技術的發(fā)展,系統(tǒng)對模數轉換器(ADC)的性能要求也越來越高。在流水線ADC中,采樣時鐘的精度是影響流水線ADC性能的重要因素之一。本文基于Chartered0.18μm,1.8V CMOS mixedsignal工藝,研究并設計了一款應用于14位分辨率、100MSPS轉換速率流水線ADC中的時鐘穩(wěn)定電路,并完成其版圖設計。
　　 首先闡述了時鐘信號定義及時鐘抖動對流水線ADC性能的影響,隨后研究基于鎖相

2、環(huán)以及基于延遲鎖相環(huán)的時鐘穩(wěn)定電路基本原理,并分析了它們的優(yōu)缺點。在此基礎上,提出本文設計的時鐘穩(wěn)定電路架構。
　　 基于延遲鎖相環(huán)原理,設計了一款應用于高性能流水線ADC中的低抖動時鐘穩(wěn)定電路,包括時鐘輸入電路、占空比調整電路以及時鐘產生電路的設計。在電路設計中,采用時鐘合成電路對輸入時鐘及反饋時鐘進行相位合成,從而消除了由于采用鑒頻鑒相器帶來的相位積累效應；采用連續(xù)時間積分器實現時鐘占空比檢測,并輸出控制信號以調整占空比,從

3、而消除了傳統(tǒng)電荷泵檢測中由電荷泵充放電電流和電荷泵開關引入的誤差；采用施密特觸發(fā)器增加時鐘上升沿和下降沿的陡峭度；在時鐘占空比調整中,固定輸入時鐘的上升沿而只調節(jié)其下降沿,以提高時鐘精度并降低設計難度。最后給出了整個電路的版圖設計。
　　 利用Cadence Spectre仿真軟件對設計的時鐘穩(wěn)定電路進行仿真驗證,仿真結果表明,電路可以在200ns以內快速鎖定占空比,精度為50％±10-9％。電路可以將占空比為20％～80％的輸