基于流水線ADC的S-H電路的研究.pdf

1、基于高速高精度流水線ADC對采樣保持電路(S/H)的需求，本文提出了一種8bit 50Msps的采樣保持電路設計。對其中的重要模塊，包括采樣開關、采樣保持放大器、時鐘控制電路和電壓基準源等進行了詳細的討論和研究。 采樣保持電路中應用了電容底極板采樣技術和特殊的時鐘控制電路來消除電荷注入效應對采樣精度的影響。在采樣開關中應用了虛擬開關技術來消除時鐘饋通效應對采樣精度的影響。采用帶有采樣保持放大器的電路結構有助于改善采樣電路的信噪比

2、和線性度。 整個設計都是基于CSMC 0.5μm 2P3M混合信號工藝實現的，包括電路圖仿真和版圖設計。在版圖設計中為了減少器件之間的失配，應用了共心法，根器件法，虛擬器件法等多種版圖的匹配優(yōu)化技術。 經仿真分析，放大器的直流增益為81.35dB；采樣開關的建立時間不超過2ns：開關的導通電阻小于505Ω，關斷電阻大于400GΩ；在達到8bit的LSB/2精度時，整個采樣保持電路的建立時間為9.1ns，即達到50Msps