基于流水線ADC的S-H電路的研究.pdf

1、基于高速高精度流水線ADC對采樣保持電路(S/H)的需求，本文提出了一種8bit 50Msps的采樣保持電路設(shè)計(jì)。對其中的重要模塊，包括采樣開關(guān)、采樣保持放大器、時(shí)鐘控制電路和電壓基準(zhǔn)源等進(jìn)行了詳細(xì)的討論和研究。 采樣保持電路中應(yīng)用了電容底極板采樣技術(shù)和特殊的時(shí)鐘控制電路來消除電荷注入效應(yīng)對采樣精度的影響。在采樣開關(guān)中應(yīng)用了虛擬開關(guān)技術(shù)來消除時(shí)鐘饋通效應(yīng)對采樣精度的影響。采用帶有采樣保持放大器的電路結(jié)構(gòu)有助于改善采樣電路的信噪比

2、和線性度。 整個(gè)設(shè)計(jì)都是基于CSMC 0.5μm 2P3M混合信號工藝實(shí)現(xiàn)的，包括電路圖仿真和版圖設(shè)計(jì)。在版圖設(shè)計(jì)中為了減少器件之間的失配，應(yīng)用了共心法，根器件法，虛擬器件法等多種版圖的匹配優(yōu)化技術(shù)。 經(jīng)仿真分析，放大器的直流增益為81.35dB；采樣開關(guān)的建立時(shí)間不超過2ns：開關(guān)的導(dǎo)通電阻小于505Ω，關(guān)斷電阻大于400GΩ；在達(dá)到8bit的LSB/2精度時(shí)，整個(gè)采樣保持電路的建立時(shí)間為9.1ns，即達(dá)到50Msps