12位低功耗逐次逼近型A-D的研究與設計.pdf

1、模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter，ADC）將模擬信號轉(zhuǎn)換成數(shù)字信號，是模擬系統(tǒng)與數(shù)字系統(tǒng)接口的關鍵部件，長期以來一直被廣泛應用于雷達、通信、測控、醫(yī)療儀表、圖像和音頻等領域。逐次逼近結構的模數(shù)轉(zhuǎn)換器由于具有中等精度和中等速度的特點，滿足了片上系統(tǒng)(system on chip，簡稱SoC)、傳感器網(wǎng)絡應用、醫(yī)療儀器、和工業(yè)測量等領域的應用需求。
　　 設計了一個電源電壓為2.7V，精度為12位，

2、速度為125kS/s的低功耗逐次逼近ADC。電路采用單端滿擺幅輸入，并具有低功耗模式。
　　 研究工作主要分為三個部分：研究設計了一個分段電容式數(shù)模轉(zhuǎn)換器(DAC)，高端為4位，低端為8位，共有128個單位電容，減小了芯片面積，降低了動態(tài)功耗，而且高4位采用了寄生電容補償?shù)姆椒?，保證了DAC高位的單調(diào)性；分段電容陣列的版圖采用共中心的對稱布局，以提高電容的匹配精度；對多級結構比較器進行了研究設計。采用了四級級聯(lián)的結構，對于第一級

3、采用了新型的失調(diào)補償結構，仿真表明，在10MHz的頻率下，最低失調(diào)電壓降低到0.31mV，對于后三級采用開關電容失調(diào)補償結構，整體的架構避免使用前置放大器從而使功耗做到最??；對控制電路進行了研究設計。采用分模塊設計方法，使用verilog-HDL描述、自動綜合、布局布線生成，能夠控制模擬部分完成逐次逼近過程，并可以根據(jù)片選信號時間長短控制芯片進入低功耗模式或者工作模式。
　　 在完成ADC電路設計仿真的基礎上，完成了整個電路的物