2023年全國碩士研究生考試考研英語一試題真題(含答案詳解+作文范文)_第1頁
已閱讀1頁,還剩70頁未讀, 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請進行舉報或認領(lǐng)

文檔簡介

1、本文研究了一種應用于數(shù)字音頻無線傳輸系統(tǒng)中的前向糾錯(FEC)算法和相應的電路設(shè)計,搭建了一個硬件驗證平臺,并在驗證平臺上完成了電路的誤比特率測試。測試結(jié)果顯示,當信道誤比特率為3×10-3時,經(jīng)過前向糾錯,誤比特率降到10-7以下。 在前向糾錯的設(shè)計部分,文章首先根據(jù)系統(tǒng)的誤比特率要求選擇了RS(Reed-Solomon)碼和交織器作為前向糾錯部分的基本構(gòu)架,再根據(jù)Matlab的仿真結(jié)果得到了具體的編解碼參數(shù)和碼字結(jié)構(gòu),最后在

2、FPGA中用硬件描述語言VerilogHDL實現(xiàn)了各個編解碼模塊,并給出了測試數(shù)據(jù)、實現(xiàn)結(jié)果及時序仿真波形圖。在系統(tǒng)設(shè)計過程中,對模塊的合理劃分及各個模塊之間的協(xié)同工作做了仔細的推敲。按照自上而下的設(shè)計方法將各個模塊逐一細化,各模塊之間通過端口信號連接來進行通信,模塊內(nèi)部則由狀態(tài)機控制時序。在編寫代碼時,采用盡量貼近硬件的實現(xiàn)方式,充分考慮FPGA芯片內(nèi)部資源的合理開銷及VerilogHDL的可并發(fā)執(zhí)行的設(shè)計理念,力求做到耗用資源少而速

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會有圖紙預覽,若沒有圖紙預覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間,僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理,對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對任何下載內(nèi)容負責。
  • 6. 下載文件中如有侵權(quán)或不適當內(nèi)容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論