TD-SCDMA系統(tǒng)中基于FPGA的Turbo碼編譯碼器的實(shí)現(xiàn).pdf

1、Turbo碼的性能接近Shannon限，憑借極其優(yōu)異的性能，Turbo碼在提出之際就在編碼領(lǐng)域引起轟動，成為該領(lǐng)域研究的熱點(diǎn)。但是Turbo碼有著譯碼算法復(fù)雜、譯碼延時長和消耗資源多等缺點(diǎn)。為了將Turbo碼更加有效的應(yīng)用于現(xiàn)實(shí)通信中，幾十年來人們對其硬件實(shí)現(xiàn)做出了大量的研究工作。 本論文的展開是圍繞廣東省科技計(jì)劃項(xiàng)目和廣州市科技計(jì)劃項(xiàng)目進(jìn)行的。項(xiàng)目的工作是設(shè)計(jì)了一套基于FPGA的適用于TD-SCDMA標(biāo)準(zhǔn)的Turbo碼編、譯碼

2、器嵌入式系統(tǒng)。論文主要包括對Turbo碼硬件譯碼核的設(shè)計(jì)，譯碼嵌入式系統(tǒng)的接口設(shè)計(jì)和系統(tǒng)軟硬件的設(shè)計(jì)等三大部分。 論文的研究工作主要包括以下三個方面： 1、提出了一種基于FPGA設(shè)計(jì)的高效、優(yōu)化的Turbo碼編、譯碼器的硬件實(shí)現(xiàn)方法及結(jié)構(gòu)。論述了Turbo碼的譯碼算法，詳細(xì)說明了MAX-LOG-MAP算法在FPGA中的實(shí)現(xiàn)方法，并具體地描述了Turbo碼譯碼器的整體和內(nèi)部模塊的設(shè)計(jì)。在譯碼器的模塊設(shè)計(jì)中針對傳統(tǒng)迭代次數(shù)多

3、，延時長，采用了流水線的設(shè)計(jì)，并采用了低迭代次數(shù)的方案；針對占用資源大的情況，采用了單子譯碼器分時復(fù)用的方法。 2、在FPGA中實(shí)現(xiàn)了接口控制模塊和處理模塊。接口控制模塊通過USB2.0協(xié)議實(shí)現(xiàn)了FPGA與PC端高速地交互數(shù)據(jù)；處理模塊則負(fù)責(zé)譯碼前、后端的所有控制工作；并編寫了系統(tǒng)的應(yīng)用界面和設(shè)計(jì)了系統(tǒng)的總體電路。 3、論文還介紹了PC端人機(jī)界面軟件的設(shè)計(jì)，并做出參數(shù)說明和解釋操作步驟。最后還說明了系統(tǒng)的硬件實(shí)物的組成，