面向手持終端的系統(tǒng)芯片中PLL IP核的設(shè)計.pdf

1、頻率合成鎖相環(huán)(PLL Frequency Synthesizer)是手持終端不可缺少的組成部分.由于手持終端對便攜式、高性能、低功耗、低成本等性能的要求,單片的頻率合成鎖相環(huán)芯片越來越成為系統(tǒng)應(yīng)用的瓶頸,將PLL及其他電路IP核集成在一起成為系統(tǒng)芯片已是大勢所趨.PLL作為一個數(shù)?；旌想娐?在設(shè)計和制造商都是一個相當(dāng)大的挑戰(zhàn),因此設(shè)計一個與數(shù)字工藝兼容的鎖相環(huán)IP核是實現(xiàn)鎖相環(huán)在系統(tǒng)芯片中集成的重點和關(guān)鍵.本文設(shè)計了一種面向手持終端應(yīng)

2、用且能與數(shù)字電路工藝兼容的頻率合成鎖相環(huán)IP核.采用自頂而下(Top-Down)的設(shè)計方法,分別進(jìn)行了系統(tǒng)設(shè)計、單元電路設(shè)計、總體電路設(shè)計仿真和物理版圖設(shè)計.在分析Garfield2對PLL的具體應(yīng)用要求的基礎(chǔ)上,設(shè)計了PLL IP核的系統(tǒng)結(jié)構(gòu),并確定了系統(tǒng)的各項性能指標(biāo).在壓控振蕩器單元電路的設(shè)計中,在已有電路的基礎(chǔ)上增加了獨特的電流補償支路,顯著地擴(kuò)寬了壓控振蕩器的線性范圍以及減少了環(huán)路鎖定時間 編程分頻器的設(shè)計則實現(xiàn)了頻率合成鎖相

3、環(huán)輸出頻率的可編程配置,提高IP核的適用性.本文還針對鎖相環(huán)IP核的實際應(yīng)用情況,對電路在電源電壓,環(huán)境溫度以及濾波電阻和電容在一定范圍內(nèi)變化時的參數(shù)性能做了模擬仿真,為電路的應(yīng)用和性能的進(jìn)一步優(yōu)化提供了一定的參考.( )版圖設(shè)計時對電容的設(shè)計采用了MOS電容結(jié)構(gòu),提高了所設(shè)計的鎖相環(huán)IP核的工藝兼容性,最后將設(shè)計的版圖轉(zhuǎn)換為能直接用于SoC布局布線的版圖物理模型.文中所使用的模型參數(shù)和物理規(guī)則均按照Chartered 0.25um M