1024點復數專用FFT處理器的ASIC實現.pdf

1、隨著數字電子技術和集成電路設計制造技術的飛速發(fā)展，數字信號處理已廣泛應用于雷達、通信、圖像處理和多媒體等領域中。離散傅立葉變換(DFT)作為數字信號處理中的基本運算，發(fā)揮著重要作用。特別是快速傅立葉變換(FFT)算法的提出，使離散傅立葉變換的運算量減小了幾個數量級，使得數字信號處理的實現和應用變得更加容易?？焖俑道锶~變換(FFT)及其實現已成為現代數字信號處理的核心技術之一，因此對FFT算法及其實現方法的研究具有很強的理論和現實意義。

2、 本文主要探討FFT處理器的ASIC的實現。首先詳細闡述了數字信號處理理論中快速傅立葉變換的理論基礎，根據各種不同基算法的運算量和控制復雜度，選定按時間抽取的基4算法實現芯片設計。在此基礎上，結合蝶形運算流圖討論了FFT處理器的幾種不同的硬件結構：順序結構、流水結構、并行結構、陣列結構，綜合系統(tǒng)性能和硬件資源選取了順序處理雙RAM結構實現。 在電路結構方面，采用CORDIC算法設計實現了蝶形運算單元中的旋轉因子乘法器，并使

3、用CSD編碼和Wallace Tree加法器實現了COR：DIC單元中的常系數乘法器，從而減小關鍵路徑延時，提高了蝶形運算單元的速度，降低了運算復雜度。同時結合基4 FFT運算特點和蝶形運算流圖設計了FFT運算中的RAM地址發(fā)生器、ROM地址發(fā)生器設計和控制邏輯。 本設計采用Synopsys推薦的ASIC設計流程，使用業(yè)界最先進的IC設計工具完成算法驗證、RTL編碼、功能仿真、邏輯綜合、靜態(tài)時序分析、自動布局布線、版圖物理驗證、

4、寄生參數提取和后仿真，后仿真結果表明電路達到了高速高性能的設計要求。 基于0．18/tm CMOS工藝，本文設計了一款1024點復數的專用FFT芯片，設計完成的芯片已使用中芯國際工藝線流片，提交流片的芯片版圖尺寸是2．65×2．62mm<'2>，電路規(guī)模約18．5萬門(等效與非門，相當于74萬只晶體管)。使用本芯片完成1024：點復數FFT運算需要5127個時鐘周期。在200MHz的時鐘頻率下，完成一組數據FFT運算只需25．6