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文檔簡介
1、靜電放電(ESD)是集成電路(IC)中最重要的可靠性問題之一。工業(yè)調(diào)查表明大約有40％的IC失效與ESD/EOS(電過應(yīng)力)有關(guān)。因此，研究并控制ESD是實現(xiàn)更好性能、更高可靠性IC的一個重要問題。隨著IC器件的特征尺寸越來越小，ESD所造成的問題表現(xiàn)得更加突出，已成為現(xiàn)代集成電路芯片在制造和應(yīng)用過程中需要重視并著力解決的一個重要問題。
本文基于0.25μm CMOS工藝，為一款FPGA芯片設(shè)計了新型的支持多種輸入/輸出協(xié)
2、議的可配置耐壓保護結(jié)構(gòu)。本文在所研究的FPGA芯片結(jié)構(gòu)基礎(chǔ)上，對其I/O接口電路結(jié)構(gòu)進行分析。針對可配置的混合電壓I/O接口的特點設(shè)計出了新型的耐壓保護電路。采用可配置的柵偏置控制電路和阱偏置控制電路，使耐壓保護電路可以適應(yīng)不同的接口協(xié)議和不同的工作狀態(tài)。本文從全芯片保護的角度對所研究FPGA的ESD保護電路進行設(shè)計，設(shè)計出了針對所研究FPGA芯片的新型的ESD保護結(jié)構(gòu)，使其ESD保護的能力達到設(shè)計要求(HBM，2000V)。通過采用有
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