亞微米和深亞微米IC中的ESD保護(hù)結(jié)構(gòu)研究.pdf

1、ESD（靜電放電）引起IC（集成電路）產(chǎn)品失效已占到IC產(chǎn)品失效的40％，它已成為影響集成電路可靠性的一項(xiàng)重要因素。因此，要使芯片具有高的質(zhì)量和可靠性就必須解決ESD問(wèn)題。隨著CMOSIC特征尺寸的不斷減小，工藝技術(shù)的不斷發(fā)展以及新材料的引入都可能對(duì)ESD防護(hù)產(chǎn)生負(fù)面影響。為實(shí)施對(duì)芯片的ESD保護(hù)，芯片的每一個(gè)管腳旁邊都需要放置防護(hù)電路。ESD防護(hù)電路在芯片正常工作時(shí)是不開(kāi)啟的，只有當(dāng)該芯片受到ESD沖擊時(shí)才進(jìn)入工作狀態(tài)。本文在對(duì)ESD

2、產(chǎn)生機(jī)理、物理模型以及GGNMOS保護(hù)結(jié)構(gòu)的分析基礎(chǔ)上，通過(guò)仿真取值，設(shè)計(jì)出一種針對(duì)芯片I/O管腳的柵極耦合MOS保護(hù)結(jié)構(gòu)和版圖：另外，針對(duì)VDD—VSS和Pin—Pin兩種模式放電造成的內(nèi)部電路靜電損傷情況，本文設(shè)計(jì)了一種由傳輸診測(cè)電路控制的STFOD保護(hù)結(jié)構(gòu)和版圖，該結(jié)構(gòu)具有觸發(fā)時(shí)間快且占用芯片面積較小的特點(diǎn)，能夠在芯片中充當(dāng)有效的靜電釋放通道。最后本文根據(jù)本芯片的各個(gè)PAD性質(zhì)和分布設(shè)計(jì)了一個(gè)全芯片的保護(hù)方案，并對(duì)版圖設(shè)計(jì)過(guò)程中的