次亞微米CMOS工藝下的ESD防護(hù)技術(shù)研究.pdf

1、隨著硅基CMOS工藝技術(shù)的不斷進(jìn)步，器件的特征尺寸已縮減至納米階段，目的是提高芯片的集成度、性能和運(yùn)算速度，并降低單位芯片的制造成本。但由于新工藝技術(shù)的應(yīng)用及電路性能的提高，使靜電放電(electrostatic discharge，ESD)防護(hù)設(shè)計(jì)的設(shè)計(jì)難度加大，使得近幾年ESD防護(hù)技術(shù)的發(fā)展變緩。目前ESD相關(guān)方面的研究是以ESD防護(hù)的器件級(jí)建模為主，這種研究方法忽視了防護(hù)結(jié)構(gòu)面積及寄生效應(yīng)對(duì)實(shí)際生產(chǎn)的影響，使得理論成果對(duì)于芯片生產(chǎn)

2、指導(dǎo)有限。因此國內(nèi)主流代工廠生產(chǎn)出的芯片其ESD防護(hù)部分仍然以傳統(tǒng)的二極管和MOS結(jié)構(gòu)為主，而較小規(guī)模的芯片設(shè)計(jì)廠商不僅其產(chǎn)品的ESD防護(hù)設(shè)計(jì)水平更低，其自身制造水平也以次亞微米工藝為主。
　　 本論文采用華潤上華0.6μm CSMC6S06DPDM-CT02 CMOS工藝與香港應(yīng)用科學(xué)與技術(shù)研究院(ASTRI)的相關(guān)ESD測(cè)試設(shè)備作為研究平臺(tái)，以工藝－器件－電路－版圖－全芯片作為研究主線，對(duì)次亞微米CMOS工藝條件下防護(hù)器件的

3、ESD可靠性問題進(jìn)行了系統(tǒng)研究。文中對(duì)現(xiàn)有ESD防護(hù)技術(shù)進(jìn)行了全面的對(duì)比歸納，提出了多種全新的電路結(jié)構(gòu)與版圖布局方案。本論文的研究成果為次亞微米CMOS工藝條件下ESD防護(hù)技術(shù)的研究提供了理論依據(jù)。
　　 本文的主要研究內(nèi)容概括如下：
　　 1.工藝與器件級(jí)ESD防護(hù)技術(shù)研究：通過對(duì)防護(hù)器件在ESD大電流條件下電、熱特性的分析，得到了可用于定義仿真邊界條件的器件失效量化表征量；利用器件的熱平衡機(jī)理建立了ESD防護(hù)器件的解

4、析模型；通過對(duì)ISE-TCAD中物理模型的對(duì)比研究，獲得了可用于0.6μm CSMC6S06DPDM-CT02 CMOS工藝條件下的ESD事件仿真優(yōu)化物理模型；最后利用仿真與流片測(cè)試相結(jié)合的方法，對(duì)次亞微米工藝條件下源漏注入工藝、阱工藝、外延層與襯底工藝、柵氧工藝、Silicide工藝引起的ESD防護(hù)器件失效機(jī)理進(jìn)行系統(tǒng)研究，并根據(jù)研究結(jié)論提出了改善各工藝條件下ESD防護(hù)器件性能的方案。
　　 2.電路與版圖級(jí)ESD防護(hù)技術(shù)研究

5、：1)電阻部分：以擴(kuò)散電阻作為研究對(duì)象，對(duì)其在ESD大電流條件下的電流飽和現(xiàn)象進(jìn)行了深入研究，由于該現(xiàn)象限制了ESD電流的快速泄放，使得擴(kuò)散電阻無法作為獨(dú)立的ESD防護(hù)結(jié)構(gòu)使用，流片測(cè)試得到的結(jié)果驗(yàn)證了研究理論的正確性；2)二極管部分：針對(duì)ESD大電流條件下的二極管正、反向特性進(jìn)行了研究，獲得了二極管陽極有效寬度與ESD防護(hù)性能之間的關(guān)系，并利用仿真與流片測(cè)試結(jié)果，設(shè)計(jì)出了一種能夠最大化陽極寬度的環(huán)形叉指平行布線二極管防護(hù)結(jié)構(gòu)；3)MO

6、S部分：從ESD大電流條件下的柵極接地NMOS(gate grounded NMOS，ggNMOS)snapback特性入手，對(duì)ggNMOS結(jié)構(gòu)重要的電學(xué)指標(biāo)進(jìn)行了研究，通過仿真與流片測(cè)試，獲得了ggNMOS版圖參數(shù)、結(jié)構(gòu)參數(shù)與ESD魯棒性之間的關(guān)系，并針對(duì)多指條結(jié)構(gòu)的不均勻?qū)▎栴}，利用MOS結(jié)構(gòu)的寄生電容特性，設(shè)計(jì)出了一種能夠抑制“觸發(fā)死區(qū)”現(xiàn)象的改進(jìn)型柵耦合柵接地NMOS(gate coupled gate grounded NM

7、OS，gc-ggNMOS)防護(hù)結(jié)構(gòu)；4)最后總結(jié)前述的研究結(jié)論，以多ESD泄放通路作為設(shè)計(jì)目標(biāo)，創(chuàng)新性地設(shè)計(jì)出了一種單指雙通路ESD防護(hù)結(jié)構(gòu)，通過與傳統(tǒng)ggNMOS結(jié)構(gòu)的流片測(cè)試結(jié)果對(duì)比表明，該全新防護(hù)結(jié)構(gòu)能夠在全面提高ESD魯棒性指標(biāo)的同時(shí)，有效降低芯片面積，該防護(hù)結(jié)構(gòu)最終通過了5000V的人體放電模式(human body model，HBM)測(cè)試。
　　 3.全芯片級(jí)ESD防護(hù)技術(shù)研究：在系統(tǒng)分析了各種測(cè)試條件下ESD電流

8、徑對(duì)全芯片防護(hù)性能影響的基礎(chǔ)上，通過傳輸線脈沖(transmission line pulsing，TLP)測(cè)試與失效分析研究，得到了總線雜散電容、電阻對(duì)全芯片防護(hù)設(shè)計(jì)影響的規(guī)律，并利用研究結(jié)果提出了可以提升芯片ESD耐壓等級(jí)的版圖布局方案；通過閂鎖測(cè)試，分析了芯片端口處ESD防護(hù)結(jié)構(gòu)形成閂鎖的原因，并設(shè)計(jì)出了一種全新的抑制閂鎖形成的版圖布局方案。最終的研究結(jié)果顯示，在不增加芯片面積、工藝步驟，且不影響核心電路正常工作的情況下，基于本文