深亞微米CMOS工藝下高速流水線ADC的研究與設(shè)計.pdf

1、模數(shù)轉(zhuǎn)換器ADC是現(xiàn)代混合信號通信系統(tǒng)中連接實際模擬信號和數(shù)字信號處理的核心組成部分。CMOS制造工藝的持續(xù)下降,為數(shù)字電路的設(shè)計帶來了高速度低功耗低面積低成本可控制的好處,因此更多的信號處理在數(shù)字部分來實現(xiàn)。這就對ADC的設(shè)計提出了更高的要求,而同時,柵極氧化層更薄使得供電電壓下降以保證其可靠性,如何在低電壓和深亞微米工藝中實現(xiàn)高線性度低功耗的ADC成為挑戰(zhàn)。
　　 本文從CMOS工藝尺寸下降過程中,CMOS器件泄漏電流,本征

2、增益的下降,載流子速度飽和效應(yīng)和電源電壓下降等因素對模擬集成電路尤其是ADC設(shè)計的影響,分析了流水線ADC中各主要模塊中引入非線性因素的原理和優(yōu)化方法。對傳統(tǒng)結(jié)構(gòu)中的工作時序進(jìn)行改進(jìn),采用去除采樣保持電路的結(jié)構(gòu),并引入運放共享技術(shù)顯著降低了系統(tǒng)的功耗和面積。在第一級采用自舉開關(guān)對輸入動態(tài)信號進(jìn)行采樣提高采樣線性度,1.5bit結(jié)構(gòu)增加對采樣間隙誤差和比較器失調(diào)誤差的容限。對流水線ADC中的核心模塊運算放大器的設(shè)計進(jìn)行了詳細(xì)的分析,包括輔

3、助放大器引入的零極點對的原理和對整個運放建立時間特性的影響,擺幅和增益非線性,以及噪聲特性,并提出了設(shè)計中優(yōu)化的方法。最后,分析了深亞微米工藝下的模擬版圖設(shè)計中引入的寄生效應(yīng),不匹配,WPE效應(yīng),STI壓力效應(yīng)等因素對CMOS器件性能的影響,以及對整體ADC性能造成的影響,同時給出了版圖中優(yōu)化的方法。
　　 最終實現(xiàn)了一個30MHz采樣率,10bit量化精度的雙路流水線ADC,有效比特數(shù)為9.69,無雜散動態(tài)范圍為67.42dB